[发明专利]多处理器并行处理应用的总线架构

说明书

技术领域

本发明涉及一种多处理器并行处理应用的总线架构。

背景技术

控制保护平台是直流输电工程换流站二次侧的核心设备，是直流输电控制保护系统的神经中枢。在高压直流输电工程中，控制保护平台应用于站控、极控、阀组控制、交直流保护等诸多场合。总结其共性特点，都是多处理器的并行处理应用，即在一个机箱内根据应用的复杂程度，配置若干CPU，每个CPU与相应的外围I/O插件组合，最终形成多个具有特定功能的处理集合。但在传统的设计中，一个机箱内所有的CPU和外围插件均插在（共享）一块并行总线背板之上。如此，机箱内任何一个CPU需要使用总线资源（如访问其附属的外围插件或访问其它CPU数据）时，就会排它性地占用背板总线，其它CPU插件与总线访问关联的任务必将受到影响。

随着以IEC61850标准为基础的数字变电站技术的推广和深入普及，直流输电工程应用中的智能换流站体系研究和设备开发也已进入实质阶段。

目前主流的直流输电控制保护平台多采用基于标准高速并行总线背板的多处理架构。但是，并行背板对于机箱内的多CPU来讲是一个竞争的公共资源。当有多个CPU同时发起总线访问请求时，需要通过总线仲裁、获取总线使用权之后，才可以占用总线资源，完成相关的数据访问，对实时性要求较高的任务产生极为不利的影响。随着智能换流站概念的提出和发展，对直流输电控制保护平台提出了更高的要求，要求其能承受更加频繁，数据量更大的通讯，以满足任务的快速响应需求，使控制保护平台中并行总线的访问瓶颈问题更加突出。因此，开发一种新型的并行处理架构，提高系统的总线使用效率具有十分重要的意义。

发明内容

本发明的目的是提供一种多处理器并行处理应用的总线架构，以解决现有多处理器并行处理应用中存在的总线竞争问题。

为实现上述目的，本发明的多处理器并行处理应用的总线架构技术方案如下：总线为并行设置的N段子母线，每段子母线上连接有至少一个CPU插件，N为大于等于2的自然数。

所述N设为3。

还设有与所述各段子母线的CPU插件通讯的通讯总线，通讯总线包括M条串行通道，每个CPU插件设有至少M个通讯接口，每个CPU插件的各通讯接口与各串行通道一一对应连接。

所述每个CPU插件的其中一个通讯接口为发送接口，其他通讯接口为接收接口；各CPU插件的发送接口与各串行通道一一对应。

本发明的多处理器并行处理应用的总线架构将并行总线进行分段，提供多条并行总线（即提供更多的可用资源），单一公共总线竞争，转化为分段内的总线竞争；由于分段内的CPU数量减少，分段内总线的负荷情况得到改善；且分段间相互独立、互不影响，从而在总体上，相比较于传统单一并行总线结构，分段型多总线使总线资源的竞争瓶颈显著弱化；分段型多总线结构为一个机箱内直流输电应用功能的配置优化提供了更合理的选择。这样段与段之间就避免相互抢占总线的现象，同时又很好的将功能单元进行划分；采用多收发节点串行总线用于多处理器之间数据交换，这样既解决了任意槽位处理器之间相互通讯的问题，同时也提高了处理器之间的通讯效率，满足实时性要求较高的多任务、多CPU并行处理应用；技术上具有较好的延续性和向前兼容性，可以节约后续的研发投资，仅需局部更改CPU和背板，其它各种类型的IO插件无需改动，这样可以使投资效益最大化。

附图说明

图1是分段并行总线实施例的结构示意图；

图2是多收发节点串行总线技术原理示意图；

图3是全交换串行总线实施例的结构示意图。

具体实施方式

一、多处理器并行处理应用的总线架构：分段并行

如图1所示，多处理器并行处理应用的总线架构中，总线为并行设置的N段子母线，每段子母线上连接有至少一个CPU插件，N为大于等于2的自然数，N值的设置与CPU板卡、I/O板卡量相关，该处将N设置为3。

将传统共享的并行总线进行分段（分为3段），每一段内都是一套完整功能的并行总线背板结构，从整体机箱的角度形成分段型的多总线架构。

在高压直流输电系统的应用中，一个机箱内小于等于3个CPU的情况最为常见。那么若将一条高速并行总线分成3段并列的总线，将满足绝大部分的应用需要，当然也可以增加备用子母线，以备更多处理器时使用。物理上来讲，将原并行总线进行分段成多个子母线，则每段子母线在传输数据、原理方面与原并行总线均相同，即N段中的每一段都是一套完整功能的并行总线结构，从整体机箱的角度形成分段型的多总线架构。