[发明专利]一种HEVC帧间插值装置

说明书

技术领域

本发明涉及电学技术领域，特别涉及一种HEVC（High Efficiency Video Coding，高效视频编码）帧间插值装置。

背景技术

视频信号包含巨大的信息量，以CIF（common intermediate format，通用中间格式：352×288）的视频信号为例，假如不经过任何压缩，以每秒30帧的速度进行传输的话，传送的码率达到70Mbps，同样的，上述视频信号如果不压缩，一张700Ｍ的普通光盘只能存储80秒的视频。因此，高效的视频压缩编码技术迫在眉睫。

视频信号虽然包含了巨大的信息量，但是这些信息往往是高度相关的，存在着大量的冗余信息，如：图像序列中两幅相邻的图像往往包含相同的背景和移动物体，只是物体的空间位置略有不同，所以后一帧的数据和前一帧的数据有许多相同的地方（时间冗余）；在任何一幅图像中，均有由许多灰度或颜色都相同或相近的邻近像素组成的区域，因此这些像素存在空间连贯性，但是基于离散像素采样来表示物体颜色的方式没有利用这种空间连贯性（空间冗余）；此外还存在着编码冗余、视觉冗余等。

视频压缩编码的原理和出发点就在于最大限度地消除各种冗余。针对不同的冗余，视频压缩编码标准采用不同的策略进行消除。一般采用的方案是：用帧间预测消除时间冗余；用帧内预测消除空间冗余；用变换、量化消除视觉冗余；用熵编码消除编码冗余。

目前国际上主要有两个组织在进行视频压缩编码标准的研究和制定，分别为ITU-T（International Telecommunication Union，国际电信联盟）和MPEG（Moving Pictures Experts Group，动态图像专家组）。目前主流的视频压缩编码标准为H.264（MPEG-4Part10，动态图像专家组-4的高级视频编码）。HEVC（High Efficiency Video Coding，高效视频编码）作为下一代视频压缩编码标准，视频压缩后的码率只有H.264的50%，实现了目前最先进编码方式无法实现的业务模式，如：将全分辨率的3DTV（Three Dimensions television，三维电视）甚至是4K视频压缩到目前的高清编码通道中，具有巨大的市场前景，代价则是算法复杂度的提高和实现成本的增加。

为了提高帧间预测的准确性，HEVC的草案中将帧间预测的模式在H.264的FME（Fractional Motion Estimate，分数运动估计）框架基础上增加了一种Merge（合并）预测，预测块由H.264的4×4、8×8和16×16三层增加到4×4、8×8、16×16、32×32和64×64五层。

帧间预测作为HEVC的主要部分之一，预测的精确性直接影响到视频压缩编码的效果，而FME和Merge则是帧间预测的主要部分。为了提高预测像素的精度，FME对亮度进行1/4精度的搜索，色度进行1/8精度的搜索，即两个整数亮度像素之间插值得到3个分数像素点（主要通过左右各4个整数像素点，分别通过3组滤波器得到），两个整数色度像素之间插值得到7个分数像素点（主要通过左右各2个整数像素点，分别通过7组滤波器得到），需要消耗几十个水平插值单元和垂直插值单元。Merge主要通过邻近块（空域和时域）的MV/CandIdx（Motion Vector/Candidate Index：运动矢量/候选索引）信息替代当前块的MV/CandIdx信息，再分别根据亮度MV和色度MV从3个亮度分数像素点及7个色度分数像素点中各选择1个最优的点输出，插值过程也需要消耗大量的水平插值单元和垂直插值单元。

基于以上介绍可知：无论是FME还是Merge，使用逻辑硬件实现都需要使用大量的插值单元，其计算量和消耗的逻辑资源占到整个HEVC项目比重的25%，逻辑实现的成本较高。

采用以上方案，为了完成3个亮度分数像素点及7个色度分数像素点的插值，需要3个独立的亮度插值滤波器和7个色度插值滤波器，各插值滤波器的各插值单元相互独立。为了提高HEVC视频压缩编码的实时性，需要在FPGA（Field Programmable Gate Array，现场可编程门阵列）或ASIC（Application-Specific Integrated Circuit，专用集成电路）上逻辑实现HEVC视频压缩编码；而FME和Merge需要消耗大量的插值单元，由于各组滤波器之间相互独立，消耗逻辑资源较多，不利于硬件实现。

发明内容

本发明实施例提供了一种HEVC帧间插值装置，用于减少逻辑资源的消耗。