[发明专利]半导体集成电路装置

说明书

技术领域

本发明涉及需要较高的输出电压精度的模拟半导体集成电路装置。

背景技术

在半导体集成电路中，关于与电源电压无关地输出恒定电压的恒压电路，由于如图2（1）以及（2）所示那样串联连接增强型和耗尽型这2个N沟道场效应型MOS晶体管（以下，称为NMOS）而构成的方式可简便且低成本地实现，所以得到广泛应用。

图2（1）中，在增强型的NMOS101中，将与源极端子以及P型阱区域（以下，称为Pwell）连接的体（body）端子连接到作为恒压电路中的最低电位的接地端子，栅极端子以及漏极端子与耗尽型NMOS102的源极端子连接。

另外，耗尽型NMOS102的漏极端子与作为恒压电路的最高电位的电源电压端子连接，栅极端子与NMOS102的源极端子连接。

当进行这样的连接时，首先，关于NMOS101，栅极端子和漏极端子的电位相同，所以成为饱和动作，关于NMOS102，当对漏极端子施加某大小以上的电压时，也成为饱和动作，所以，各个NMOS的电流一致，如下所示可获得表示各个饱和电流均衡的状态的简单关系式。

Kne(Vg1-Vtne)²＝Knd(Vg2-Vtnd)2…(a)式

这里，Kne、Vg1、Vtne分别是NMOS101的跨导、栅极电位、阈值电压，Knd、Vg2、Vtnd分别是NMOS102的跨导、栅极电位、阈值电压。

根据此关系，恒压电路的输出值Vout如下所述。

Vout＝(Knd/Kne)^1/2·|Vtnd|+Vtne…(b)式

如以上那样，Vout可利用各个NMOS的元件特性进行调节，但在图2中NMOS102的体端子的电位低于源极端子，所以上述Vtnd、Knd是施加Vout的电压的反馈偏置效应的状态下的阈值电压、跨导。在希望避免该反馈偏置效应引起的特性变化的情况下，将体端子与源极端子连接。在此情况下，为了改变安装NMOS101、102的各个Pwell区域的电位，选择N型衬底作为半导体衬底，分别形成PN结分离的Pwell区域，在各个Pwell区域上必须形成NMOS101和102。除了这样的例子之外，图2的电路结构可称为与半导体衬底的极性无关的通用性较高的结构。

接着，根据图4来概括地说明上述现有的半导体集成电路装置的制造方法。所说明的部分的名称与图2相同。

首先，准备P型或N型的半导体衬底，在期望的NMOS形成预定区域内利用离子注入法注入硼（B）或者BF2的P型杂质之后，实施热扩散而形成Pwell区域（a）。以使该Pwell区域的杂质浓度是1×10¹⁶cm^-3至1×10¹⁷cm^-3之间的值而形成几μm的深度的方式，选择杂质注入量以及热扩散的条件。

接着，为了使元件彼此之间电气分离而采用LOCOS法等，形成元件分离区域（b）。

接着，为了将增强型NMOS的阈值电压调节为期望的值，在增强型NMOS形成预定区域内利用离子注入法注入硼（B）或BF2的P型杂质（c）。

接着，为了将耗尽型NMOS的阈值电压调节为期望的值，在耗尽型NMOS形成预定区域内利用离子注入法注入磷（P）或砷（As）的N型杂质（d）。

接着，利用热氧化法，形成增强型NMOS以及耗尽型NMOS的栅极氧化膜（e）。

然后，为了形成增强型NMOS以及耗尽型NMOS的栅极电极，进行PolySi膜的堆积，并利用离子注入法或热扩散法进行高浓度的杂质注入而成为1×10¹⁹cm^-3以上，进行构图（f）。

接着，为了形成增强型NMOS以及耗尽型NMOS的源极/漏极区域以及用于施加沟道下的Pwell区域（称为体区域）的电位的区域，利用离子注入法进行杂质注入。此时，用于形成源极/漏极的N型高浓度杂质为1×10¹⁹cm^-3以上的浓度，与栅极电极端离开预定的距离而配置。另一方面，从该源极/漏极的N型高浓度杂质区域到栅极电极端，形成5×10¹⁶cm^-3～5×10¹⁷cm^-3这样的N型低浓度杂质。该N型低浓度杂质区域发挥在施加高电压时的电场缓和的作用（g）。