[发明专利]垂直式晶体管元件及其制作方法

说明书

技术领域

本发明涉及一种半导体元件及其制作方法，且特别是涉及一种垂直晶体管(vertical transistor)元件及其制作方法。

背景技术

垂直式晶体管元件，包含纵向堆迭于基材上的源极、栅极与漏极结构。其中，栅极位于上下的源极和漏极之间，使通道垂直于基材水平面。由于通道长度取决于栅极材料沉积的厚薄程度，可以大幅降低晶体管的横向单位面积，增加半导体元件的积成度。

然而，随着关键尺寸下降，场效应晶体管栅极层的厚度也跟着减少，容易因短通道效应，造成元件良率偏低的问题。

因此，有需要提供一种先进的垂直式晶体管元件及其制作方法，解决现有技术所面临的问题。

发明内容

为解决上述问题，本发明一方面是在提供一种垂直式晶体管元件，包括基材、第一源极、漏极、第一栅介电层、第一栅极以及第一掺杂区。基材具有至少一个凸出部。第一源极具有第一电性，形成于基材上。漏极具有第一电性，且位于凸出部上方。第一栅极邻接于凸出部的第一侧壁；第一栅介电层位于第一侧壁和第一栅极之间，且邻接第一源极和漏极。第一掺杂区具有第二电性，形成于凸出部下方，且邻接第一源极。

在本发明的一实施例之中，直立式晶体管元件，还包括第二源极、第二栅介电层以及第二栅极。其中第二源极，具有第一电性，形成于基材上，且邻接第一掺杂区。第二栅极邻接于凸出部的第二侧壁。第二栅介电层位于凸第二侧壁与第二栅极之间，且邻接第二源极和漏极。

在本发明的一实施例之中，基材具有第二电性，且第一掺杂区的掺杂浓度，实质大于基材的掺杂浓度，且实质小于第一源极的掺杂浓度。在本发明的一实施例之中，第一掺杂区的掺杂浓度，实质为1×10¹³cm^-3。

在本发明的一实施例之中，第一电性为P型电性，且第二电性为N型电性。在本发明的一实施例之中，第一电性为N型电性，且第二电性为P型电性。

在本发明的一实施例之中，凸出部具有高低差。

在本发明的一实施例之中，直立式晶体管元件，还包括位于凸出部之中，且邻接漏极，且具有第二电性的一第二掺杂区。

在本发明的一实施例之中，第一掺杂区是一种环型布植结构(halo pocket structure)。

本发明另一方面是在提供一种垂直式晶体管元件的制作方法，其包含下述步骤：首先提供一基材，并且于基材中形成一凸出部以及位于凸出部下方的一第一掺杂区。接着，于凸出部的一第一侧壁上，形成第一栅介电层和第一栅极。再于凸出部上，形成一漏极，邻接该第一栅介电层，并使其具有与第一掺杂区相异的电性。后续，于基材中形成第一源极，邻接凸出部和第一栅介电层，其中第一源极具有与第一掺杂区相异的电性。

在本发明的一实施例之中，形成第一掺杂区以及凸出部的步骤包括，先进行一离子植入制作工艺，在由基材的表面算起的第一深度中，形成第一掺杂区。然后，移除一部分基材，以形成凸出部，并使一部分的第一掺杂区位于凸出部下方。

在本发明的一实施例之中，在移除一部分基材之前，还包括于基材的第二深度，植入与第一掺杂区相同电性的第二掺杂区；其中第二深度，实质小于第一深度。

在本发明的一实施例之中，形成第一掺杂区以及凸出部的步骤包括，先移除一部分的基材，以形成凸出部；再进行一离子植入制作工艺，于基材之中形成第一掺杂区，并使一部分的第一掺杂区位于凸出部下方。在本发明的一实施例之中，第一掺杂区是一种环型布植结构。

在本发明的一实施例之中，形成第一栅介电层和第一栅极的步骤包括：先于基材上，依序形成一介电层和一栅极材料层，以覆盖凸出部。之后再以栅介电层为蚀刻停止层，进行无光罩蚀刻。

在本发明的一实施例之中，形成第一栅介电层和第一栅极的同时，还包含于凸出部的第二侧壁上，形成第二栅介电层和第二栅极。

在本发明的一实施例之中，移除一部分基材的步骤，包含干式蚀刻。

根据上述实施例，本发明的是提供一种垂直式晶体管元件及其制作方法，其中垂直晶体管包含基材、源极、漏极、栅介电层、栅极。其中，基材具有纵向凸出于基材表面的一凸出部，以及位于凸出部下方的掺杂区。源极具有与掺杂区相异的电性，形成于基材表面上，并邻接凸出部和掺杂区。漏极位于凸出部上方，且具有与掺杂区相异。栅介电层覆盖于凸出部的侧壁上，且邻接源极和漏极。栅极覆盖于栅介电层远离凸出部的外侧。