[发明专利]半导体装置

说明书

本申请基于日本专利申请No.2012-215138和2013-048879，这些申请的内容通过引用被并入于此。

技术领域

本发明涉及半导体装置，并且涉及可应用于例如具有二极管的半导体装置的技术。

背景技术

经常在电路中使用整流器件。在半导体装置中，诸如肖特基势垒二极管（Schottky barrier diode）之类的二极管经常被用作整流器件。

使用半导体衬底形成的肖特基势垒二极管包括例如在日本未经审查的专利公开No.H05-55553中公开的二极管。在日本未经审查的专利公开No.H05-55553中公开的肖特基势垒二极管被配置为使得n⁺区被形成在n区的表面层的一部分中，并且电极连接到n⁺区和n区中的每一个。在日本未经审查的专利公开No.H05-55553中，与双极晶体管一起形成肖特基势垒二极管。肖特基势垒二极管的n区被形成为具有与阱相同的深度。

另外，日本未经审查的专利公开No.H09-55439和日本未经审查的专利公开No.H10-28045公开了在其中MOS晶体管和肖特基势垒二极管被一起形成的半导体装置。特别地，日本未经审查的专利公开No.H09-55439公开了硅化物被用作肖特基电极。另外，日本未经审查的专利公开No.H10-28045公开了使得n区与用作MOS晶体管的源极或漏极的n⁺区相邻，并且肖特基电极连接到n区。

另外，日本未经审查的专利公开No.2010-147387和日本未经审查的专利公开No.2011-243978公开了，在使用二维电子气（electron gas）的化合物半导体装置中，肖特基电极被设置在位于电子供应层中的漏极与栅极电极之间的区域中，并且肖特基电极电连接到源极。

此外，非专利文献（S.Snakaran等人,J.Solid-State Circuit,42,P.1058,2007）公开了元件隔离膜位于肖特基势垒二极管的两个电极之间。

同时，日本未经审查的专利公开No.2005-175063公开了，在包括n型漂移区的晶体管中，晶体管通过在漂移区的表面层中设置p型杂质层而具有高耐受电压。

发明内容

肖特基势垒二极管所要求的一个特性是它的低导通电阻。本发明的发明人已经研究了在不增加与MOS晶体管一起形成的肖特基势垒二极管中的制造处理的数量的情况下减少导通电阻。

另外，本发明的发明人已经考虑到，在日本未经审查的专利公开No.2010-147387和日本未经审查的专利公开No.2011-243978公开的方法中，由于肖特基电极，耗尽层被形成在漏极与沟道之间，由此使得晶体管的导通电阻增大。

根据本说明书的描述和附图将更清楚其它问题和新颖的特征。

在一个实施例中，在衬底中形成第一导电类型的第一杂质区、第一导电类型的第一低浓度杂质区、第一导电类型的第二杂质区、第一导电类型的第二低浓度杂质区、第一接触件（contact）和第二接触件。第一杂质区是晶体管的源极和漏极，并且第一低浓度杂质区是晶体管的LDD区域。第二杂质区具有与第一杂质区相同的杂质浓度。第二低浓度杂质区连接到第二杂质区，并且具有与第一低浓度杂质区相同的杂质浓度。第一接触件连接到第二杂质区，并且第二接触件连接到第二低浓度杂质区。当以平面图观看时，元件隔离膜不被形成在第一接触件和第二接触件之间。

在另一实施例中，在衬底中形成栅极电极、源极区、漏极区和低浓度杂质区。当以平面图观看时，低浓度杂质区位于栅极电极和漏极区之间。第一接触件连接到低浓度杂质区。第一接触件与源极区电连接。结区被形成在低浓度杂质区中的与第一接触件连接的部分中。结区具有比低浓度杂质区更高的载流子浓度，并且具有比漏极区更低的载流子浓度。

在另一实施例中，在衬底中形成栅极电极、源极区、漏极区和低浓度杂质区。当以平面图观看时，低浓度杂质区位于栅极电极和漏极区之间。第一接触件连接到低浓度杂质区。第一接触件与源极区电连接。结区被形成在低浓度杂质区中的与第一接触件连接的部分中。当结区的杂质浓度被设定为N_d，结区的深度被设定为σ_d，低浓度杂质区的杂质浓度被设定为N_LDD，并且结区的深度被设定为σ_LDD时，满足以下表达式（1）。