[发明专利]一种制作半导体器件的方法

说明书

技术领域

本发明涉及半导体制造工艺，具体地，本发明涉及一种鳍片场效应晶体管(FinFET)的制作方法。

背景技术

集成电路(IC)已经从单个硅芯片上制作的少量互连的器件发展成数以百万的器件。当前IC提供远超过原有想象的性能和复杂性。为了实现复杂性和电路密度(即能够被封装到给定芯片面积上的器件数目)的改进，最小器件特征的尺寸，也称为器件“几何结构”，已经随着各代IC的技术演进而变得更小。现在以跨度少于四分之一微米的特征来制作半导体器件。

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的特征尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到了纳米技术工艺节点，半导体器件的制造受到各种物理极限的制约。对于22nm及更先进的半导体技术而言，随着CMOS器件特征尺寸的不断缩小来自器件性能和物理极限的冲突促使三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低短沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片(fin)设置，因此能从三个面来控制栅介质层中的静电场，在电场控制方面的性能也更突出。

在现有制作FinFET的半导体技术中采用自对准双层图形(SADP)工艺形成鳍片，所以鳍片的宽度由沉积的侧壁厚度决定，这种制作FinFET的工艺只能得到一种鳍片的宽度。根据现有技术制作的FinFET半导体器件具有较浅的浅沟槽隔离结构(STI)，从而导致FinFET器件之间的电学隔离性较差，这将是FinFET半导体器件技术所面临的挑战。

为了改善FinFET半导体器件的电学隔离问题，增加浅沟槽隔离结构的深度是有效的方法之一，但是对于在较小节距鳍片排列中的鳍片形貌控制和STI的填充能力而言在工艺整合上很难实现增加浅沟槽隔离结构的深度；还有另一种方法为增加器件之间的间距，但是这样会产生面积的浪费和仍然很难满足应用高电压应用的隔离要求。

目前，为了满足半导体技术的不断发展，提出了在图案化的硬掩膜层上添加另一掩膜层的方法以形成不同宽度的虚拟鳍片结构，添加的另一硬掩膜层用于在后续的刻蚀工艺过程中作为阻挡层避免其下方的区域被刻蚀掉，这一方法可以形成具有任意鳍片宽度的FinFET。这一方法虽然解决了SADP形成的鳍片宽度单一的问题，但是，较宽的鳍片和较窄的鳍片具有相同的STI深度，对器件之间的电学隔离性能没有任何改善。

传统的平面晶体管在有源区附近具有较深的STI深度，可以提供较好的电学隔离。平面晶体管的有源区面积可以任意设计，并且平面晶体管技术有丰富的技术经验积累，有利于二极管(Diode)、双极结型晶体管(BJT)、静电保护电路(ESD)等传统器件性能的实现。

在传统平面半导体衬底上的高压器件、BJT、ESD和LDMOS(横向扩散金属氧化物半导体)等器件的设计和制作工艺已经很成熟了，但是将平面半导体器件集成到FinFET的半导体制作工艺将面临着挑战。

因此，提出了一种将传统的平面晶体管集成到FinFET中，将FinFET的高性能和平面晶体管优良的隔离结构和有效的结面积利用率相结合，以获得具有高性能且具有优良隔离结构的半导体器件。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。