[发明专利]一种用于串行通信设备波特率容限测试的信号发生装置

权利要求书

1.一种用于串行通信设备波特率容限测试的信号发生装置，其特征在于，它包括上位机控制器（1）、FPGA处理模块（2）、晶振（3）、N个光耦隔离器（4）和N个可编程多协议收发器（5）；

所述的上位机控制器（1）的控制信号输出端通过PCI总线与FPGA处理模块（2）的控制信号输入端连接，所述的上位机控制器（1）的数据信号输入输出端通过PCI总线与FPGA处理模块（2）的第一数据信号输入输出端连接，所述的晶振（3）的频率信号输出端与FPGA处理模块（2）的时钟信号输入端连接，所述的FPGA处理模块（2）的第二数据信号输入输出端同时与N个光耦隔离器（4）的第一信号输入输出端连接，所述的N个光耦隔离器（4）的第二信号输入输出端分别与N个可编程多协议收发器（5）的第一信号输入输出端连接；所述的N为小于或等于8的正整数，

所述的FPGA处理模块（2）包括PCI总线控制器（6）、地址译码模块（7）、时钟源模块（8）、高速串口控制模块（9）、曼彻斯特编码模块（10）和寄存器（11）；所述的上位机控制器（1）的控制信号输出端与PCI总线控制器（6）的信号输入端连接，所述的上位机控制器（1）的数据信号输入输出端与PCI总线控制器（6）的第一数据信号输入输出端连接，所述的PCI总线控制器（6）的控制信号输出端、第二数据信号输入输出端和地址信号输出端分别与地址译码模块（7）的控制信号输入端、数据信号输入输出端和地址信号输入端连接，所述的地址译码模块（7）的地址信号输出端和数据信号输出端分别与寄存器（11）的地址信号输入端和数据信号输入端连接，所述的地址译码模块（7）的控制信号输出端同时与时钟源模块（8）的控制信号输入端、高速串口控制模块（9）的控制信号输入端、曼彻斯特编码模块（10）的第一控制信号输入端和寄存器（11）的第一控制信号输入端连接，所述的地址译码模块（7）的数据信号输入端与寄存器（11）的数据信号输出端连接，所述的寄存器（11）的频率信号输入端同时与晶振（3）的频率信号输出端和时钟源模块（8）的时钟信号输入端连接，所述的时钟源模块（8）的时钟源信号输出端同时与高速串口控制模块（9）的时钟源信号输入端、曼彻斯特编码模块（10）的时钟源信号输入端和寄存器（11）的时钟源信号输入端连接，所述的高速串口控制模块（9）的信号输出端与曼彻斯特编码模块（10）的第二控制信号输入端连接，所述的曼彻斯特编码模块（10）的控制信号输出端与寄存器（11）的第二控制信号输入端连接，所述的曼彻斯特编码模块（10）的第一数据信号输入输出端与寄存器（11）的数据信号输入输出端连接，所述的曼彻斯特编码模块（10）的第二数据信号输入输出端同时与N个光耦隔离器（4）的第一信号输入输出端连接，所述的时钟源模块（8）的时钟信号输入端为FPGA处理模块（2）的时钟信号输入端，

所述的曼彻斯特编码模块（10）的第二数据信号输入输出端为FPGA处理模块（2）的第二数据信号输入输出端，所述的PCI总线控制器（6）的信号输入端为FPGA处理模块（2）的控制信号输入端，所述的PCI总线控制器（6）的第一数据信号输入输出端为FPGA处理模块（2）的第一数据信号输入输出端。

2.根据权利要求1所述的一种用于串行通信设备波特率容限测试的信号发生装置，其特征在于，所述的时钟源模块（8）包括参考时钟模块（12）、频率控制字模块（13）、加法器（14）、相位累加器（15）和二分频器（16）；所述的地址译码模块（7）的控制信号输出端与频率控制字模块（13）的控制信号输入端连接，所述的参考时钟模块（12）的时钟信号输入端同时与晶振（3）的频率信号输出端和寄存器（11）的频率信号输入端连接，所述的参考时钟模块（12）的参考信号输出端与加法器（14）的参考时钟信号输入端连接，所述的频率控制字模块（13）的频率信号输出端与加法器（14）的频率信号输入端连接，所述的加法器（14）的信号输出端与相位累加器（15）的信号输出端连接，所述的相位累加器（15）信号输出端与加法器（14）的反馈信号输入端连接，所述的相位累加器（15）的信号输出端与二分频器（16）的信号输入端连接，所述的二分频器（16）的信号输出端与高速串口控制模块（9）的时钟源信号输入端连接，

所述的二分频器（16）的信号输出端为时钟源模块（8）的时钟源信号输出端，所述的参考时钟模块（12）的时钟信号输入端为时钟源模块（8）的时钟信号输入端，所述的频率控制字模块（13）的控制信号输入端为时钟源模块（8）的控制信号输入端。