[发明专利]包括用于栅极电极的低K电介质帽层的半导体器件及相关方法

说明书

技术领域

本发明涉及电子器件领域，并且更具体地，涉及半导体器件及相关方法。

背景技术

随着半导体场效应晶体管(FET)器件的集成密度继续增加，由于在体器件中集成越来越小的晶体管，利用常规配置可能引起如下问题，诸如短沟道效应和漏极感应势垒降低(DIBL)。对于体集成可能出现的另一问题例如是实现所需亚阈值斜率(SS)。

已经开发各种半导体配置以解决与增加的集成密度相关联的挑战。在Liu等人的美国专利公开NO.2011／2081410中提出一个示例。这一参考文献公开了具有外延沟道的晶体管和用于制作具有外延沟道的半导体器件的方法。该方法包括在衬底上形成硬掩膜和在硬掩膜中形成开口。该开口由长尺度和短尺度来几何地表征，并且相对于晶体管的沟道区域以预定方式布置开口。在开口中形成外延材料，外延材料在接近外延材料的衬底区域中感应应变。外延材料被限制到开口，使得形成外延沟道。接近外延沟道制作晶体管，使得在衬底中感应的应力提供增强的晶体管性能。通过将外延材料限制到衬底中的预定义沟道，最小化外延材料的塑性应变松弛并且在衬底中感应最大量的应变。

Zhu等人的美国专利NO.7，883，944公开了一种形成半导体器件的方法，该方法可以包括提供由具有少于20nm的厚度的凹陷沟道分离的凸起源极和凸起漏极区域，并且在凸起源极和漏极区域的覆在凹陷沟道的一部分上面的侧壁上形成间隔物。在以下工艺步骤中，执行沟道注入，该沟道注入产生与凸起源极和漏极区域相反传导性的掺杂物突起。随后，去除偏移间隔物，并且形成覆在凹陷沟道上面的包括金属栅极导体的栅极结构。

尽管存在这样的配置，但是例如可以希望进一步的增强以更有效地解决半导体器件集成问题，诸如SCE和DIBL。

发明内容

半导体器件可以包括衬底、在衬底中的源极区域和漏极区域、在衬底中在源极区域和漏极区域之间的凹陷外延沟道层以及覆在凹陷外延沟道层上面的高K栅极电介质层。半导体器件还可以包括覆在高K栅极电介质层上面的栅极电极和与栅极电极的顶部和侧壁部分接触的电介质帽层，其中电介质帽层具有比高K栅极电介质层低的介电常数。源极接触和漏极接触可以耦合到源极区域和漏极区域。半导体器件因此可以例如不易受SCE影响，并且可以具有改进的DIBL特性。

更具体而言，栅极电极可以包括内金属栅极电极部分和外金属阻挡部分。借由示例，内金属栅极电极部分可以包括铝，并且外金属阻挡部分可以包括TaNi。此外，栅极电极还可以包括在外金属阻挡部分上的功函数层，功函数层例如可以包括TiN。

同样借由示例，凹陷外延沟道层可以包括硅和锗中的至少一个，并且源极接触和漏极接触可以包括金属。半导体器件还可以包括在衬底中的浅沟槽隔离(STI)区域。半导体器件还可以包括在源极区域和漏极区域中的每个区域与源极接触和漏极接触之间的相应硅化物区域。

用于制作半导体器件的相关方法可以包括在衬底中形成源极区域和漏极区域，形成在衬底中在源极区域和漏极区域之间的凹陷外延沟道层、形成覆在凹陷外延沟道层上面的高K栅极电介质层，并且形成覆在高K栅极电介质层上面的栅极电极。该方法还可以包括形成与栅极电极的顶部和侧壁部分接触的电介质帽层，其中电介质帽层具有比高K栅极电介质层更低的介电常数。该方法此外可以包括形成耦合到源极区域和漏极区域的源极接触和漏极接触。

附图说明

图1是根据本发明的半导体器件的示意截面图。

图2-15是图示与制作图1的半导体器件相关联的方法方面的示意截面图。

具体实施方式

在下文中现在将参考附图更充分描述本发明，在附图中示出本发明的优选实施例。然而本发明可以以许多不同形式体现并且不应解释为限于本文提出的实施例。相反，提出这些实施例使得这一公开将更透彻和完整，并且对于本领域技术人员而言这些实施例将充分覆盖本发明的范围。贯穿始终相同标号指代相同元件。