[发明专利]基于3D存储器的地址生成器

说明书

本发明涉及基于3D存储器的地址生成器。公开了用于在可变大小的快速傅里叶变换（FFT）架构中减少存储器使用并增加吞吐量的系统和方法。特别地，公开了3D对称虚拟存储器，从而利用可变大小FFT计算的内在结构。可以按照利用可变大小FFT计算中的内在结构的具体的坐标序列向3D对称虚拟存储器写入数据样本或从中读取数据样本。可以利用地址生成电路将3D对称虚拟存储器中的存储位置映射到1D缓冲区中的存储地址。

技术领域

本发明涉及用于在可变大小快速傅里叶变换（FFT）架构中降低存储器使用并增加吞吐量的系统和方法。

背景技术

3GPP长期演进（LTE）是支持高速无线通信的无线通信标准。LTE是基于单载波频分复用（SC-FDM）和正交频分复用（OFDM）两种算法的通信标准，这两种算法大量使用FFT，例如可变大小的离散傅里叶变换（DFT）或离散傅里叶逆变换（IDFT）。

FFT计算包括读取带有数据样本x[n],n=0,…,N-1（其中N是输入数据序列的长度）的输入数据序列，并输出带有数据样本X[k],k=0,…,N-1的频域FFT数据序列。通常将这样的计算称为N点FFT。FFT算法使用分治法来降低计算FFT的计算复杂度。例如，库利-图基（Cooley-Tukey）算法在每个中间级（pass）将计算FFT的问题递归地分解为一半大小（即，N/2）的子问题。FFT分解的大小被称为基数。在以上示例中，基数为2。假如N是k的幂，则这种分解方法通常对任意基数k适用。因此，计算FFT一般包括在输入数据序列上形成数个级（也称为阶段）并形成中间结果。通常，每一级可以与不同的基数相关联。

LTE标准一般使用基数R=2、3、4或5的FFT算法。作为示例，考虑使用基数R=4的64点FFT的计算。为计算FFT，FFT处理器通常按顺序处理输入数据序列，其中与数据样本对应的索引按照如下顺序排列：

00,16,32,48,01,17,33,49,02,18,34,50,03,19,35,51,04,20,36,52,...,15,31,47,63。

数据样本的这个顺序被称为反基数顺序（radix-reversed order）。在FFT计算的第一级，利用对应于索引00,16,32和48的数据样本来计算第一个基数-4蝶形；利用对应于索引01,17,33和49的数据样本来计算下一个基数-4蝶形，以此类推。FFT蝶形是FFT计算的一部分，其将较大的FFT计算分解成较小的子变换计算。

已经注意到，可变大小的DFT/IDFT实现通常需要很高的存储器使用并且会遭遇吞吐量低的问题。因此，拥有能够有效执行DFT/IDFT计算的架构是有益的。如果没有用于执行这样的计算的有效架构，则DFT/IDFT计算可能会成为阻碍基于LTE的通信方案最优运行的瓶颈。

一些当前的可变大小的DFT/IDFT实现使用双处理内核，以便满足LTE的吞吐量需求。此外，一些当前的可变大小的DFT/IDFT实现使用双重双端口存储器来满足存储器使用需求。例如，一些可变大小的DFT/IDFT实现使用包含两个单独的存储阵列的乒乓缓冲区（ping-pong buffer），这两个单独的存储阵列按照允许并行进行数据的读取和写入的配置布置。具体地，每个存储阵列可以具有独立的数据总线，在第一时间段内，该数据总线可以使数据能够写入第一存储阵列中，同时从第二存储阵列中读取数据。在第二时间段内，可以从第一存储阵列中读取数据，同时将数据写入第二存储阵列中。在后续的时间段内，可以按照上述方式对每个存储阵列交替进行数据的读取和写入。

然而，利用乒乓缓冲区以增加存储器需求为代价，即，需要比使用单个存储阵列更多的存储器。因此，期望的是拥有一种在不增加存储器需求的情况下有效执行可变大小的FFT的方法和系统。

发明内容

为解决本技术领域内的以上不足和其它不足，本发明提供用于在可变大小的快速傅里叶变换（FFT）架构中减少存储器使用并增加吞吐量的方法和系统。