[发明专利]电压提升器梯级中不规则电压分布的减少或消除

说明书

技术领域

本发明涉及微电子和半导体电路。更具体地，本发明涉及电荷泵电压倍增器。更具体地，本发明涉及减小超负载单元通过电压倍增器单元的梯级中的不均匀电压分布而产生的负面效果。

背景技术

通过电容耦合互补时钟信号驱动的交叉耦合MOS反相器单元是电荷泵中的高效构造模块。这些单元可以用于提升输入直流（DC）电压至较高的电压输出水平。这些单元还可以用于降低输入直流电压至较低的电压输出水平。正输入直流电压可以任选地被降低至零伏以下的输出水平。

这些单元的已知应用在P.Favrat、P.Deval、M.J.Declercq的“A High-Efficiency CMOS Voltage Doubler”（IEEE Journal of Solid-State Circuits,Vol.33,No.3,March1998）和R.Pelliconi等人的“Power Efficient Charge Pump in Deep Submicron Standard CMOS Technology”（Proc.27ESSCIRC,2001）中被提出。如图1所示，其是Pelliconi的图1的备选图示或者J.Cha的“Analysis and Design Techniques of CMOS Charge-Pump-Based Radio-Frequency Antenna-Switch Controllers”（IEEE Trans.On Circuits and Systems–I:Regular Papers,Vol.56,No.5,May2009）的图2的一部分，这些公开描述了可以充当电压倍增器的双桶（dual-bucket）单元。

如图1所示，这里，输入电压Vlow被输入到两个MOSFET反相器。第一反相器包括NMOS晶体管M1和PMOS晶体管M3，而第二反相器包括NMOS晶体管M2和PMOS晶体管M4。两个反相器的输出都耦合到输出电压Vhigh。时钟信号clk经由电容器C1耦合到M1和M3的栅极以及M2和M4的漏极。这里并未示出用于产生时钟信号的电路，但是用于产生时钟信号的许多电路对本领域普通技术人员而言是熟知的。时钟信号clk的反相信号被表示为反相时钟信号nclk，在clk为高电平时nclk为低电平，反之亦然。并未示出用于产生信号nclk的电路，但是其在本领域中是熟知的。反相时钟信号nclk经由电容器C2耦合到M2和M4的栅极以及M1和M3的漏极。本领域普通技术人员将会认识到以下方式：图1所示的电路可以在节点Vhigh输出的电压比在节点Vlow输入的电压高。

例如图1所示类型的双桶单元可以通过把一个单元的输出Vhigh电连接到第二单元的输入Vlow而被级联成多个级从而获得作为输入电压的较高倍数的输出电压。这可以重复任意次数，只要电路能够处理输入和输出电压水平。这类示例性配置被记述在R.Pelliconi等人的“Power Efficient Charge Pump in Deep Submicron Standard CMOS Technology”（Proc.27ESSCIRC,2001）中。

图2示出可以用于电压提升的级联的双桶单元的实例。如图2所示，单元205、207、210以及用省略号（…）代表的任何数量的中间单元中的每个单元可以被级联。单元205、207、210中的每个单元以及任何中间单元可以按照图1所示电路的方式配置。输入电压V_LOW_IN被输入到对应于Vlow的节点212。单元205接收节点212处的输入，并在对应于Vhigh的节点206输出较高的电压。节点206耦合到单元207的输入Vlow。单元207接收节点206处的输入，并在对应于Vhigh的节点208输出较高的电压。节点208可以耦合到节点209，或者可替换地耦合到中间单元的输入。节点209耦合到前一单元的输出电压，并且对应于单元210的Vlow。单元210接收节点209处的输入，并在对应于Vhigh的节点211输出较高的电压。可替换地，如上所述，级联的单元中的任何单元或全部单元可以配置成输出比输入电压低的电压。因此，标记V_LOW_IN和V_HIGH_OUT代表典型的用途，但是V_LOW_IN实际上可以是比V_HIGH_OUT高的电压。