[发明专利]使用组合间隔件的RRAM结构和工艺

说明书

技术领域

本发明总的来说涉及半导体领域，更具体地，涉及使用组合间隔件的RRAM结构和工艺。

背景技术

在过去的几十年间，半导体集成电路产业经历了快速成长。半导体材料和设计中的技术进步已经生产了越来越小且越来越复杂的电路。由于加工和制造技术也经历了技术进步，使得这些材料和设计的进步成为可能。在半导体的发展进程中，随着能够被可靠地制造的最小元件的尺寸的缩小，每个单位面积的互连器件的数量得以增加。

半导体中的很多技术进步发生在存储设备领域。阻变存储器（RRAM）是非易失性类型的存储器，其是存储技术未来发展的一个可能方向。通常，RRAM单元一般使用电介质材料，虽然电介质材料通常是绝缘的，但可通过施加特定电压之后形成的细丝（filament）或传导通路来导电。一旦细丝形成，可通过适当的外加电压对其设定（例如重新形成，引起RRAM单元两端产生低电阻）或重新设定（例如断开，引起RRAM单元两端产生高电阻）。取决于电阻状态，低电阻和高电阻状态可被用来表示数字信号“1”或“0”，从而提供可存储比特的非易失性存储单元。

和很多其它半导体产品一样，嵌入式存储器产品面临制造时间和成本的压力。用更小、更密集的RRAM单元制造RRAM单元的能力是很令人期望的。因此，提供改进的RRAM单元结构和制造工艺将是令人期待的。

发明内容

根据本发明的一个方面，提供了一种形成于半导体器件中的存储单元，包括：第一电极，第一电极形成于第一介电层的开口中，第一介电层形成于包括金属层的衬底上，开口被配置为允许第一电极与金属层之间的物理接触，第一电极具有第一宽度W₁并延伸超出由开口限定的区域一段距离；电阻层，形成于第一电极上且基本具有第一宽度W₁；覆盖层，形成于电阻层上并具有小于第一宽度W₁的第二宽度W₂；第二电极，形成于覆盖层上且基本具有第二宽度W₂；第一组合间隔区，具有在第一宽度W₁与第二宽度W₂之间形成于电阻层上的至少两个不同的介电层；以及通孔，连接至第二电极。

优选地，该存储单元还包括：第二组合间隔区，具有在一段距离之外形成于第一介电层上的至少两个不同的介电层。其中，第二组合间隔区包括：第一间隔区，形成为与第一电极和电阻层的侧壁相邻且包括选自由SiC、SiON和Si₃N₄组成的组的至少一种电介质；以及第二间隔区，形成为与第一间隔区相邻且包括选自由氧化物和掺杂玻璃组成的组的至少一种材料。

优选地，第一间隔区的宽度在10nm到50nm之间；以及第二间隔区的宽度在1nm到5nm之间。

优选地，第一组合间隔区包括：第一间隔区，形成为与第二电极和覆盖层的侧壁相邻且包括选自由SiC、SiON和Si₃N₄组成的组的至少一种电介质；以及第二间隔区，形成为与第一间隔区相邻且包括选自由氧化物和掺杂玻璃组成的组的至少一种材料。

优选地，第一间隔区的宽度在10nm到50nm之间；以及第二间隔区的宽度在1nm到5nm之间。

优选地，第一组合间隔件从第一宽度W₁延伸至第二宽度W₂。

优选地，第一电极包括选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu组成的组的至少一种材料；第二电极包括选自由Pt、AlCu、TiN、Au、Ti、Ta、TaN、W、WN和Cu组成的组的至少一种材料；以及第一介电层包括选自由SiC、SiON和Si₃N₄组成的组的至少一种材料。

优选地，电阻层包括选自由NiO、TiO、HfO、ZrO、ZnO、WO₃、Al₂O₃、TaO、MoO和CuO组成的组的至少一种材料。

优选地，第一电极的厚度在40nm到60nm之间；以及第二电极的厚度在40nm到60nm之间。

优选地，电阻层的厚度在5nm到7nm之间。

优选地，覆盖层包括选自由Ti和Ir组成的组的至少一种金属；以及覆盖层的厚度在5nm到7nm之间。

优选地，第一电极和电阻层的侧壁偏离垂直方向小于1nm。

优选地，该存储单元还包括形成于第二电极上的硬掩模层。