[发明专利]高速缓存块无效的方法和数据处理设备

说明书

本发明涉及一种高速缓冲存储器系统和一种执行块无效操作的方法。实施例的方法旨在通过使多CPU环境中的块无效操作与正常CPU存取重叠从而使所述块无效操作的延迟变得透明而消除所述延迟。在块无效操作正在进行的同时对每一CPU存取执行范围检查，且将映射到所述块无效操作的地址范围内的存取看作为高速缓存未命中以确保正请求的CPU将接收到有效数据。

技术领域

本发明的技术领域涉及用于数字数据处理器的高速缓冲存储器。

背景技术

在层次型高速缓存系统中，可能需要块无效操作以使高速缓存在存储器系统中的行块无效。在块一致性操作中，用户对需要从高速缓冲存储器移除的基址和字数编程。高速缓存控制器接着遍及整个高速缓冲存储器而迭代，且如果控制器找到在既定地址范围内的地址，那么其将特定设置和方式标记为无效(对应特征)。通常需要块无效操作以保持多处理器系统内的数据一致性。

图6中说明实例。在多核心环境中，CPU1 601正更新地址范围A内的数据。在CPU1完成后，其它CPU可开始过程603，且更新相同地址范围内的数据。如果在此时间期间CPU1需要存取此地址范围内的数据，那么其将需要从其它CPU获得数据的更新副本，然而所需数据中的一些仍可在CPU1中被高速缓存—因此，CPU1将获得旧的数据，除非将在相同地址范围A内的CPU1的高速缓冲存储器上执行块无效602操作。此接着将确保CPU1请求将导致高速缓存未命中，且正确的数据将从主存储器被供应。

发明内容

本发明中所描述的方法通过在块无效操作正在进行的同时在每一尝试CPU存取上进行范围检查而消除块无效操作中的延迟一致性。如果CPU存取导致高速缓存命中但高速缓存地址在块无效操作范围内，那么存取将被看作为高速缓存未命中，从而确保正确的数据将从主存储器存取但无需等待直到块无效操作完成。

附图说明

在图式中说明本发明的这些和其它方面，其中：

图1说明本发明可适用的典型数字信号处理器的组织(现有技术)；

图2说明适合用于图1中的很长的指令字的数字信号处理器核心的细节(现有技术)；

图3说明图2中所说明的很长的指令字的数字信号处理器核心的管线级(现有技术)；

图4说明图2中所说明的很长的指令字的数字信号处理器核心的指令语法(现有技术)；

图5说明一组典型现有技术高速缓存行的细节(现有技术)；

图6说明以串行方式进行的块一致性操作；

图7说明以并行方式进行的块一致性操作；

图8说明在进行中的高速缓存无效操作。

具体实施方式

图1说明本发明可适用的典型数字信号处理器系统100的组织(现有技术)。数字信号处理器系统100包含中央处理单元核心110。中央处理单元核心110包含数字信号处理器系统100的数据处理部分。中央处理单元核心110可如所属领域中已知的经构造，且将通常包含寄存器堆、整数算术逻辑单元、整数乘法器和程序流控制单元。下文结合图2到4来描述适当的中央处理单元核心的实例。