[发明专利]半导体装置的数据写入电路

说明书

相关申请的交叉引用

本申请要求2012年12月24日向韩国知识产权局提交的韩国专利申请第10-2012-0151781号的优先权，其全部内容通过引用并入本文。

技术领域

本发明的各种实施例涉及半导体装置，更具体而言涉及半导体装置的数据写入电路。

背景技术

图1是示出现有的半导体装置的数据写入电路1的框图。

参见图1，现有的半导体装置的数据写入电路1包括多个焊盘DQS、DQSB、DQ0至DQi、多个缓冲器BUF、多个建立/保持延迟器S/H DLY、多个数据锁存器块、以及多个数据对准块。

在现有技术中，经由多个焊盘DQS和DQSB输入数据选通信号对DQS和DQSB，以及经由多个焊盘DQ0至DQi输入数据。

经由多个焊盘DQ0至DQi输入的数据在经由多个相应的建立/保持延迟器S/H DLY调节延迟时间后被传送至数据锁存器块。此外，经由多个焊盘DQ0至DQi输出的数据被缓冲器BUF接收，缓冲器BUF还接收参考电压VREF以及输出至相应的建立/保持延迟器S/H DLY。

数据锁存器块根据分别通过缓冲器BUF的数据选通信号对DQSR和DQSF而锁存数据。数据锁存器块包括触发器DFF和锁存器LATCH。

然后，数据锁存器块锁存的数据经由数据对准块而对准。

数据选通信号DQS用作用于锁存经由多个焊盘DQ0至DQi而同时输入的数据的信号。

因此，由于数据选通信号DQS的信号路径的负载大于多个焊盘DQ0至DQi中的每个的信号路径的负载，故这两个信号路径的延迟时间之间存在差值。

在现有技术中，为了弥补这两个信号路径的延迟时间之间的差值，配置多个建立/保持延迟器S/H DLY。

然而，数据选通信号DQS的信号路径的负载归咎于信号线的RC构件（电阻和电容构件）以及门逻辑的负载，而各建立/保持延迟器S/H DLY的大部分负载归咎于门逻辑的负载。

因此，如果PVT（工艺、电压和温度）发生变化，则在数据选通信号DQS的信号路径的延迟与数据路径的延迟之间产生差值，也就是建立/保持延迟器S/H DLY的具有固定值的延迟。因此，随着写入数据建立/保持定时失衡，导致数据写入性能可能恶化的问题。

发明内容

本发明描述一种半导体装置的数据写入电路，即使在产生PVT变化时所述半导体装置的数据写入电路也能够进行稳定的数据写入。

在本发明的一个实施例中，一种半导体装置的数据写入电路可以包括：数据路径；数据选通信号路径；以及控制块，被配置为根据通过数据路径的信号与通过数据选通信号路径的信号之间的相位差来改变数据路径的延迟时间。

在本发明的一个实施例中，一种半导体装置的数据写入电路可以包括：数据路径，被配置为接收模式信号并且产生第一延迟模式信号；数据选通信号路径，被配置为接收模式信号并且产生第二延迟模式信号；数据锁存器块，被配置为响应于第二延迟模式信号而锁存第一延迟模式信号，并且输出所得信号；以及控制块，被配置为产生模式信号，以及根据将数据锁存器块的锁存信号的相位与模式信号的相位比较的结果来改变数据路径的延迟时间。

在本发明的一个实施例中，控制块可以被配置为产生调节使能信号以及响应于调节使能信号的激活而产生模式信号。

在本发明的一个实施例中，控制块可以被配置为产生调节使能信号以及响应于调节使能信号的激活而产生模式信号，以及被配置为根据将数据锁存器块的锁存信号的相位与模式信号的相位比较的结果而产生用于改变数据路径的延迟时间的延迟控制信号。

附图说明

结合附图描述本发明的特征、方面和实施例，其中：

图1是示出现有的半导体装置的数据写入电路的框图；

图2是示出根据本发明实施例的半导体装置的数据写入电路的框图；

图3是示出图2的控制块的内部配置的电路图；

图4A和图4B是根据本发明实施例的半导体装置的数据写入电路的操作时序图；以及

图5是示出将现有技术与本发明实施例的建立/保持余量进行比较的波形图。

具体实施方式

在下文中，将结合附图通过各种实施例来描述根据本发明的半导体装置的数据写入电路。

图2是示出根据本发明实施例的半导体装置的数据写入电路100的框图。