[发明专利]采用双通道技术的用于电源和地之间ESD保护的PowerClamp

说明书

技术领域

本发明涉及可用于65nm半导体工艺的电源和地之间ESD保护的Power Clamp，特别涉及一种节省面积的电阻电容触发的Power clamp（电源和地之间的钳位电路）。

背景技术

半导体加工技术能够生产极小型的晶体管。这些微型晶体管具有很薄的氧化绝缘层，其容易被静电损坏。因此，当手持这些半导体装置时需要特别小心。

静电放电（ESD，Electron Static Discharge）是当一个集成电路的管脚浮接时，大量静电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns到1us。在集成电路的静电放电时会产生数百甚至数千伏特的高压，将集成电路中输入级的栅氧化层击穿。

ESD现象的模型主要有四种：人体放电模型(HBM)、机械放电模型(MM)、器件充电模型(CDM)以及电场感应模型(FIM)。对一般集成电路产品来说，一般要经过人体放电模型，机械放电模型以及器件充电模型的测试。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。

一般的RC触发的Power clamp，基于RC时间常数的控制电路被设计用来控制NMOS器件的导通，该NMOS器件的漏极(drain)连接到VDD，其源极(source)连接到VSS。当有ESD电压出现跨在VDD与VSS电源线之间时，该NMOS器件即会被导通而在VDD与VSS之间形成一暂时性的低阻抗通路，ESD放电电流即由该NMOS器件泄放掉。利用此ESD箝制电路，可以有效地防护VDD对VSS的ESD放电。

一般的RC触发的Power clamp，为了达到有效的泄放ESD电流，RC时间常数需要设计为0.5us-1us，如此大的RC时间常数需要比较大的电容和电阻，于是在集成电路版图设计时，R和C需要比较大版图面积，造成浪费。

发明内容

本发明的目的是提供一种采用双通道技术的用于电源和地之间ESD保护的Power Clamp，此新型Power clamp的RC时间常数可以设置很小，只要检测到ESD脉冲即可泄放ESD电流，可以大大减小Power clamp的版图面积。

本发明采用的技术方案是：采用双通道技术的用于电源和地之间ESD保护的Power Clamp，包括在VDD和VSS之间设有RC触发的检测电路，所述的检测电路包括PMOS1、NMOS1、电阻R2和BigFET，并具有Filter节点、INV1OUT节点、INV2OUT节点和BigFET栅节点；R1和C构成ESD监测电路，放在VDD和VSS之间，反相器Ⅰ放在RC监测电路之后，反相器Ⅰ的输入端和Filter节点相连，输出端和反相器Ⅱ相连，反相器Ⅱ的输出端和PMOS1的栅相连，NMOS1的栅接地，NMOS1的漏和PMOS1的漏相连然后接BIGFET的栅，BIGFET的栅同时通过电阻R2接地。

上述的采用双通道技术的用于电源和地之间ESD保护的Power Clamp，所述的PMOS1用于在ESD脉冲到达初期，PMOS1开启，BigFET栅节点为高电压，BigFET开启泄放ESD电流。

上述的采用双通道技术的用于电源和地之间ESD保护的Power Clamp，所述的 NMOS1用于在脉冲到达，过了RC时间常数之后，仍然保持BigFET开启泄放ESD电流。

上述的采用双通道技术的用于电源和地之间ESD保护的Power Clamp，所述的电阻R2用于在电路正常上电的情况下，使BigFET栅节点电压为低电平，BigFET关闭，不会产生漏电。

上述的采用双通道技术的用于电源和地之间ESD保护的Power Clamp，RC检测电路的RC时间常数设置为10-50ns。

上述的采用双通道技术的用于电源和地之间ESD保护的Power Clamp，RC检测电路的RC时间常数设置为20ns。

本发明的有益效果是：本发明的Power clamp采用双通道技术，RC 时间常数仅仅需要10-50ns，可以大大减小Power clamp的版图面积。本发明的RC检测电路采用双通道，一个通道用来到导通BigFET,泄放ESD电流，另外一个通道用来维持BigFET导通0.5us-1us，从而可以有效地泄放ESD全部电流。

附图说明

图1是本发明的结构示意图。

图2是spice 仿真HBM 2000V ESD脉冲情况下，本发明的Power clamp的开启情况。

具体实施方式