[发明专利]底部芯片上具有光敏电路元件的堆叠芯片图像传感器

说明书

对相关申请案的交叉参考

本申请案主张2012年10月16日申请的第61/714,665号美国临时申请案的权利。

技术领域

本申请案涉及图像传感器，更具体来说，涉及堆叠芯片形成中的CMOS图像传感器。顶部芯片包含CMOS成像阵列。底部芯片包含需要进行屏蔽以免受光的光敏电路元件。

背景技术

图像传感器已变得普遍存在。其广泛地用于数字摄像机、蜂窝电话、监控摄像机以及医学、汽车和其它应用中。用以制造图像传感器(且更明确地说，互补金属氧化物半导体(“CMOS”)图像传感器)的技术继续以较大步幅进步。举例来说，对较高分辨率和较低功率消耗的需求激励这些图像传感器的进一步小型化和集成。

一些常规图像传感器并有像素内存储器。举例来说，以引用的方式并入本文中的第8,445,828号美国专利描述了一种在变化的集成周期内并有像素内存储器的高动态范围CMOS图像传感器。即，部分地通过存储在像素内存储器中的信号从先前集成周期确定集成周期。每一像素包含存储关于所述像素的集成周期信息的存储器锁存电路。可个别地存取这些存储器元件中的每一者。然而，并入于像素内存储器中的电路元件中的一些电路元件可能对光诱发泄漏敏感。

发明内容

本申请案揭示一种成像传感器系统。所述系统可包括：第一晶片的第一半导体层；互补金属氧化物半导体(CMOS)成像阵列，其形成于所述第一半导体层中，其中所述CMOS成像阵列包含N数目个像素，每一像素包含形成于所述第一半导体层的前侧中的光电二极管区，且其中所述光电二极管区经配置以从所述第一半导体层的背侧接收光；第一金属堆叠，其安置在所述第一半导体层的所述前侧上；第二晶片的第二半导体层；第二金属堆叠，其安置在所述第二半导体层上，其中所述第一晶片在所述第一金属堆叠与所述第二金属堆叠之间的结合界面处结合到所述第二晶片；以及存储装置，其形成于所述第二半导体层中且借助于所述第一金属堆叠和所述第二金属堆叠电耦合到所述CMOS成像阵列，其中所述存储装置包含至少N数目个存储单元，其中所述N数目个存储单元中的每一者经配置以存储表示由相应光电二极管累积的图像电荷的信号且其中所述N数目个存储单元中的每一者包含光敏电路元件。

本申请案还揭示一种集成电路系统。所述系统可包括：第一晶片，其具有多个第一晶粒，每一第一晶粒包含：

互补金属氧化物半导体(CMOS)成像阵列，其形成于所述第一半导体层中，其中所述CMOS成像阵列包含N数目个像素，每一像素包含形成于所述第一半导体层的前侧中的光电二极管区，且其中所述光电二极管区经配置以从所述第一半导体层的背侧接收光；

第一金属堆叠，其安置在所述第一半导体层的所述前侧上；以及

第二晶片，其具有多个第二晶粒，每一第二晶粒包含：

第二金属堆叠，其安置在第二半导体层上，其中所述第一晶片在所述第一金属堆叠与所述第二金属堆叠之间的结合界面处结合到所述第二晶片；以及

存储装置，其形成于所述第二半导体层中且借助于所述第一金属堆叠和所述第二金属堆叠电耦合到所述CMOS成像阵列，其中所述存储装置包含至少N数目个存储单元，其中所述N数目个存储单元中的每一者经配置以存储表示由相应光电二极管区累积的图像电荷的信号且其中所述N数目个存储单元中的每一者包含光敏电路元件。

附图说明

参看以下图描述本发明的非限制性且非详尽实施例，其中除非另有指定，否则相似参考数字贯穿各视图指代相似部分。

图1为根据本发明的实施例的具有集成电路晶粒的堆叠半导体晶片的分解图。

图2为根据本发明的实施例的具有堆叠装置晶片的集成电路系统的截面图。

图3为根据本发明的实施例的随机存取存储网络的电路图。

图4为说明根据本发明的实施例的BSI成像阵列内的两个四晶体管(“4T”)像素的像素电路400的实施例的电路图。

图5为说明根据本发明的实施例的包含存储电容器的背侧照明成像阵列内的一个像素的像素电路的电路图。

图6为并有图5的像素电路的背侧照明成像传感器系统的混合截面/电路说明。

图7为说明根据本发明的实施例的包含存储电容器的背侧照明成像阵列内的像素的像素电路的电路图。

图8为并有图7的像素电路的背侧照明成像传感器系统的混合截面/电路说明。