[发明专利]一种数字化列尾主控单元无效

专利信息
申请号: 201310484785.X 申请日: 2013-10-16
公开(公告)号: CN103481916A 公开(公告)日: 2014-01-01
发明(设计)人: 张伟;许绍兴;于帆;王鑫;刘文涛;杜林;运胜习;于流洋 申请(专利权)人: 北京铁路局丰台西站;北京市交大路通科技有限公司
主分类号: B61L23/00 分类号: B61L23/00;B61H11/06;B61C17/00;G05B19/418
代理公司: 北京王景林知识产权代理事务所 11320 代理人: 王景林
地址: 100070 *** 国省代码: 北京;11
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摘要:
搜索关键词: 一种 数字化 主控 单元
【说明书】:

技术领域

发明涉及一种数字化列尾主控单元,其设置在机车内,专门用于数字化控制列车尾部的安全防护装置,属于列车制动技术领域。

背景技术

目前,我国既有货运列车尾部安全防护装置在采用450MHz模拟制式,其抗干扰能力弱、不易实现业务扩容、不能建立列车在途监测系统等问题,另外,根据相关产业政策,模拟制式系统采用低频段设备系统将面临禁用或转移。

发明内容

本发明的目的是提供一种数字化列尾主控单元,其可使铁路列车制动控制系统在途运行状态信息实现实时检测,提高列车运行安全监测保障,以实现铁路运能保持与运力提高储备。

为此,本发明提供了一种数字化列尾主控单元,其包括:时钟与定位信息采集器、GSM-R传输模块、数字化450MHz传输模块、核心处理器、运行信息存储、下载模块、辅助维护模块、和对外接口模块,所述时钟与定位信息采集器、所述GSM-R传输模块、所述数字化450MHz传输模块、所述运行信息存储、所述下载模块、所述辅助维护模块、所述对外接口模块均与核心处理器相连,其特征在于,

所述数字化450MHz传输模块包括:450MHz模/数功放模块、数据加解密模块、输出接口模块、调制算法模块、以及相干解调模块;所述450MHz模/数功放模块与所述数据加解密模块相连;所述数据加解密模块分别与所述450MHz模/数功放模块、所述输出接口模块、所述调制算法模块、以及所述相干解调模块相连;所述输出接口模块分别与所述数据加解密模块和所述调制算法模块相连;所述调制算法模块分别与所述数据加解密模块、所述输出接口模块、以及所述相干解调模块相连;所述相干解调模块分别与所述数据加解密模块和所述调制算法模块相连;以及

所述核心处理器包括:时钟位置指令片映射表、外部输入信息模块、故障诊断模块、数据处理模块、数据传输模块、以及数据采集模块;所述时钟位置指令片映射表与所述数据传输模块相连;所述外部输入信息模块与所述数据传输模块相连;所述故障诊断模块与所述数据传输模块相连;所述数据处理模块与所述数据传输模块相连;所述数据采集模块分别与所述时钟位置指令片映射表、所述外部输入信息模块、所述故障诊断模块、所述数据处理模块、以及所述数据传输模块相连。

优选地,所述时钟与定位信息采集器、所述GSM-R传输模块、所述数字化450MHz传输模块、所述运行信息存储、所述下载模块、所述辅助维护模块、所述对外接口模块均通过标准化接口与核心处理器相连。

本发明通过数字化450MHz传输模块、GSM-R传输单元,将列车尾部主风管及均衡风缸风压信息和机车端司机操作终端数据连通。

特别是,采用数字化传输模块,实现了铁路列尾系统信息传输机制。

本发明实现了建立针对列尾系统设备的机车端与列尾装置端到端通信链路构建,提高系统抗干扰能力、实现系统设备的在途运行监测、建立覆盖线路网络的系统装置。

本发明基于数字化450MHz传输模块与GSM-R传输模块形成双机制传输链路构建一种数字化列尾主控单元,解决了传统模拟制式系统设备在复杂射频环境下所不能满足的抗干扰能力,满足了系统设备的在途综合监测,采用网络化设计,构建了综合监测系统高速传输、实时响应的应急处理系统,建立了列车首尾间的良好通信效果,已经在线运用并取得了良好的预期效果。

本发明的优点是:采用独立的数字化450MHz传输模块、GSM-R传输模块、时钟和定位信息采集器作为物理层数据传输模块,核心处理器综合计算、控制、输出等,形成了调节一致性、同步性、自动分配信息资源优化等,使传输模块工作压力降低,形成固有物理传输技术,便于实施列车为尾部安全信息传输控制方法;数据实现了自动自检操作,确保数据传输的准确率;采用时钟和定位信息传输器,实现数据根据时钟位置指令片映射表读取其中的附加字段和指令,降低信息传输的误读率,基于采集、诊断、处理、传输独立运行方式,构建了系统按照固有程序实现操作,提高了系统运行的稳定性。

附图说明

图1A-图1D是根据本发明的数字化列尾主控单元的结构及安装图。

图2是根据本发明的数字化列尾主控单元的基本体系架构。

图3是根据本发明的数字化450MHz传输模块的体系架构。

图4是根据本发明的数字化列尾主控单元核心处理器的体系架构。

具体实施方式

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