[发明专利]一种半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种具有底部宽度大于顶部宽度（即横截面呈凸型）的浅沟槽隔离结构的半导体器件及形成该浅沟槽隔离结构的方法。

背景技术

在半导体制造工艺中，所形成的浅沟槽隔离（STI）结构的性能对于最后形成的半导体器件的电学性能而言至关重要。

现有的形成如图1所示的浅沟槽隔离结构101的工艺通常包括下述步骤：首先，在半导体衬底100上依次沉积缓冲层和硬掩膜层，缓冲层的材料优选氧化物，硬掩膜层的材料优选氮化硅；图案化硬掩膜层，以在硬掩膜层中形成构成浅沟槽隔离结构101的图案的开口，该过程包括：在硬掩膜层上形成具有浅沟槽隔离结构101的图案的光刻胶层，以所述光刻胶层为掩膜，蚀刻硬掩膜层直至露出缓冲层，采用灰化工艺去除所述光刻胶层；以图案化的硬掩膜层为掩膜，在半导体衬底中蚀刻出用于形成浅沟槽隔离结构101的沟槽；在所述沟槽的侧壁和底部形成衬里层101a，其材料为氧化物；在所述沟槽中以及硬掩膜层上沉积隔离材料101b，其通常为氧化物；执行化学机械研磨工艺以研磨隔离材料101b，直至露出硬掩膜层；采用湿法蚀刻去除硬掩膜层和缓冲层。

随着半导体器件特征尺寸的不断缩减，对于沟道长度小于1微米的MOS器件而言，其存在显著的反转窄宽效应（reverse narrow width effect），即器件的阈值电压随着隔离器件不同有源区的浅沟槽隔离结构的宽度的减小而降低，进而造成器件性能和可靠性的下降。产生上述现象的原因是，采用湿法蚀刻去除硬掩膜层和缓冲层时，部分隔离材料101b和部分衬里层101a也被同时去除，从而在浅沟槽隔离结构101的顶部拐角处形成凹槽102；后续在半导体衬底100上依次形成栅极介电层和栅极材料层（其构成材料包括多晶硅或者其它导电材料）之后，栅极材料层将会填充凹槽102，所述凹槽102中存在的栅极材料层将会诱导栅极介电层产生本地电场效应，进而导致器件的阈值电压的降低以及漏电流的升高。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种浅沟槽隔离结构的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次形成衬垫氧化物层和硬掩膜层；在所述半导体衬底中蚀刻出用于填充隔离材料的第一沟槽；执行离子注入，以在所述第一沟槽的侧壁与所述衬垫氧化物层的下部交界的拐角区域形成离子注入区；以所述离子注入区为掩膜选择性蚀刻所述半导体衬底，以在所述第一沟槽的下部形成宽度大于所述第一沟槽的第二沟槽；在所述第二沟槽的侧壁和底部形成衬里氧化层；在所述第二沟槽和所述第一沟槽中填充所述隔离材料，以形成所述浅沟槽隔离结构，其中，所述浅沟槽隔离结构的底部宽度大于顶部宽度。

进一步，所述衬垫氧化物层的厚度为100-400埃。

进一步，所述第一沟槽的深度为50-100nm。

进一步，所述离子注入的入射方向相对于所述半导体衬底的表面的交角为10-35度，注入剂量为1.0×e¹⁵-1.0×e¹⁶离子/平方厘米，注入能量为3-30keV。

进一步，所述离子注入的注入离子为硅离子或锗离子。

进一步，所述第二沟槽的深度为200-330nm。

进一步，形成所述衬里氧化层之后填充所述隔离材料之前，还包括对所述衬里氧化层实施掺杂注入的步骤。

进一步，所述掺杂注入为碳掺杂注入，掺杂浓度为5.0×e¹⁹-1.0×e²¹离子/平方厘米。

进一步，所述隔离材料为氧化物、具有高介电常数的材料或者二者的结合。

进一步，填充所述隔离材料之后，还包括实施另一掺杂注入的步骤，以在所述隔离材料中掺杂碳或氮。

进一步，所述碳的掺杂浓度为5.0×e¹⁹-1.0×e²¹离子/立方厘米，所述氮的掺杂浓度为1.0×e²⁰-1.0×e²²离子/立方厘米。

进一步，填充所述隔离材料之后，还包括去除所述硬掩膜层和所述衬垫氧化物层的步骤。

本发明还提供一种半导体器件，所述半导体器件包括采用上述制造方法中的任一方法制造的浅沟槽隔离结构，所述浅沟槽隔离结构的底部宽度大于顶部宽度。

根据本发明，可以有效抑制半导体器件特征尺寸的不断缩减所引起的反转窄宽效应，提升浅沟槽隔离结构的隔离性能。

附图说明