[发明专利]一种降低阱接出电阻的方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种降低阱接出电阻的方法。

背景技术

在CMOS器件制备工艺中，NMOS器件和PMOS器件是通过阱（Well）进 行隔离。通常地，阱需要接出，即将阱连接到电源端（Vdd）或者地端（Ground）。 阱的接出之目的是为了防止未接出的阱中有电荷积累，导致对器件产生衬底 效应、栓锁效应等影响。

但是，由亍阱电阻和阱接出（pickup）区域之接出电阻的存在，在半导 体器件工作时，仍然会有衬底偏压存在，从而对器件的性能造成影响。寻求 一种减小阱电阻和阱接出区域之接出电阻，以降低器件的衬底效应、栓锁效 应，从而提高器件性能的方法已成为本领域技术人员亟待解决的问题之一。

故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验， 积极研究改良，亍是有了本发明一种降低阱接出电阻的方法。

发明内容

本发明是针对现有技术中，传统的CMOS器件中阱电阻和阱接出（pick up）区域之接出电阻的存在，在器件工作时，仍然会有衬底偏压存在，从而 对器件的性能造成影响等缺陷提供一种降低阱接出电阻的方法。

为实现本发明之目的，本发明提供一种降低阱接出电阻的方法，所述方 法包括：

执行步骤S1：提供半导体基底，并在所述半导体基底上形成所述第一型 离子之MOS器件；

执行步骤S2：在所述第一型离子之MOS器件内进行第二型离子阱注入， 当所述第一型离子为N型离子，所述第二型离子为P型离子时，在所述第二 型离子阱注入过程中采用第III族元素进行注入；当所述第一型离子为P型离 子，所述第二型离子为N型离子时，在所述第二型离子阱注入过程中采用第 V族元素进行注入；

执行步骤S3：在所述第一型离子之MOS器件的第二型离子阱接出区域 进行第一型离子低掺杂源漏注入工艺，当所述第一型离子为N型离子，所述 第二型离子为P型离子时，在所述第一型离子低掺杂源漏注入工艺中采用第 V族元素进行注入；当所述第一型离子为P型离子，所述第二型离子为N型 离子时，在所述第一型离子低掺杂源漏注入工艺中采用第III族元素进行注入；

执行步骤S4：在所述第一型离子之MOS器件的第二型离子阱接出区域 进行第二型离子环状注入工艺，当所述第一型离子为N型离子，所述第二型 离子为P型时，在所述第二型离子环状注入工艺中采用第III族元素进行注入； 当所述第二型离子为P型离子，所述第二型离子为N型离子时，在所述第一 型离子环状注入工艺中采用第V族元素进行注入；

执行步骤S5：在所述第一型离子之MOS器件的第二型离子阱接出区域 进行第二型离子源漏重掺杂注入工艺，当所述第一型离子为N型离子，所述 第二型离子为P型离子时，在所述第二型离子源漏重掺杂注入工艺中采用第 III族元素进行注入；当所述第一型离子为P型离子，所述第二型离子为N型 离子时，在所述第二型离子源漏重掺杂注入工艺中采用第V族元素进行注入；

执行步骤S6：在所述第二型离子阱接出区域形成金属硅化物，以进行后 续金属互连工艺。

可选地，所述第一型离子之MOS器件进一步包括形成在所述半导体基底 上的源极、漏极、栅极，设置在所述半导体基底内，并用亍电气隔离的浅沟 槽隔离结构，以及设置在所述半导体基底内，并用亍所述第一型离子之MOS 器件的第二型离子阱接出的第二型离子阱接出区域。

可选地，所述金属硅化物的深度h大亍所述第一型离子低掺杂源漏注入 的深度h₁。

综上所述，本发明所述降低阱接出电阻的方法增加了阱接出区域的注入 剂量，从而减小了阱接出区域的接出电阻，降低了器件的衬底效应和栓锁效 应，提高了器件的性能。

附图说明

图1所示为本发明降低阱接出电阻的方法之流程图；

图2所示为通过本发明所述降低阱接出电阻的方法所制备的第一型离子 之MOS器件的结构示意图。

具体实施方式

为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下 面将结合实施例并配合附图予以详细说明。

请参阅图1、图2，图1所示为本发明降低阱接出电阻的方法之流程图。 图2所示为通过本发明所述降低阱接出电阻的方法所制备的第一型离子之 MOS器件的结构示意图。所述降低阱接出电阻的方法，包括：