[发明专利]半导体装置

说明书

技术领域

本发明涉及在焊盘下方具有NMOS晶体管的半导体装置。

背景技术

被称为IC或者半导体芯片的半导体装置为了与其它元件或其它半导体装置电连接，具有作为外部连接用电极的焊盘。在该焊盘附近通常设置有保护半导体装置的内部电路免受ESD（静电放电）影响的ESD保护电路。在ESD保护电路中大多使用多指型的NMOS晶体管。此时，该NMOS晶体管的栅电极、源极、背栅与接地端子连接，漏极与焊盘连接。

这里，在采用多指型的NMOS晶体管的ESD保护电路中，通过尝试各种方法，各个沟道统一地进行动作，半导体装置的ESD耐量变高。具体地说，例如在专利文献1的技术中，适当控制ESD保护电路的NMOS晶体管的自对准硅化物（SALICIDE）金属膜与栅电极的距离。在专利文献2的技术中，适当控制源极的触点数。在专利文献3的技术中，适当控制沟道长度的大小。所有的技术都是对NMOS晶体管的布局进行详细规定的技术。

专利文献1：日本特开2011-210904号公报

专利文献2：日本特开2010-219504号公报

专利文献3：日本特开2007-116049号公报

但是，ESD的浪涌电流是极大且瞬间的电流。因此，根据该浪涌电流来规定NMOS晶体管的布局是非常困难的。相反，对ESD耐量对于NMOS晶体管布局的依赖性进行定量化，实际上也几乎是不可能的。

发明内容

本发明是鉴于上述课题而完成的，提供无需规定多指型的用于ESD保护的NMOS晶体管的布局尺寸就能提高ESD耐量的半导体装置。

本发明为了解决上述课题，提供如下的半导体装置，该半导体装置在焊盘下方具有NMOS晶体管，其特征是，该半导体装置具备：上述NMOS晶体管，其交替地具有源极以及漏极的区域，在上述源极与上述漏极之间的沟道上方具有栅电极，上述沟道的数量是偶数；下层金属膜，其用于与上述漏极电连接；中间层金属膜，其是矩形环状，在上述焊盘下方具有开口部；第一过孔，其使上述下层金属膜与上述中间层金属膜电连接，用于与上述漏极电连接；上层金属膜，其在与上述开口部大致一致的焊盘开口部露出上述焊盘；以及保护膜，其具有上述焊盘开口部，仅在上述中间层金属膜的一边和与上述一边相对的另一边设置有上述第一过孔。

发明的效果

第一过孔用于使焊盘与ESD保护电路的NMOS晶体管的漏极电连接。在焊盘下方，仅在矩形环状的中间层金属膜的一边和与该一边相对的另一边设置有该第一过孔。即，用于与漏极电连接的所有第一过孔大致对称地位于焊盘的正下方。

由此，对焊盘施加的ESD的浪涌电流容易均匀地流向全部漏极。这样，ESD保护电路的NMOS晶体管的各个沟道容易统一地进行动作，能够提高半导体装置的ESD耐量。

附图说明

图1是示出半导体装置的焊盘构造的俯视图，（A）示出扩散区域、栅电极、触点和焊盘开口部，（B）示出扩散区域、下层金属膜和焊盘开口部。

图2是示出半导体装置的焊盘构造的俯视图，（A）示出下层金属膜、第一过孔、中间层金属膜和焊盘开口部，（B）示出第二过孔、上层金属膜和焊盘开口部。

图3是示出半导体装置的焊盘下方的ESD保护电路的电路图。

图4是示出半导体装置的焊盘构造的俯视图。

图5是示出半导体装置的焊盘构造的俯视图。

标号说明

10P型扩散区域；12N型扩散区域；13栅电极；14触点；15下层金属膜；16第一过孔（via）；17中间层金属膜；18第二过孔；19上层金属膜；21NMOS晶体管；22焊盘；23焊盘开口部。

具体实施方式

以下，参照附图来说明本发明的第一实施方式。

首先，使用图1和图2来说明半导体装置的焊盘构造。图1是示出半导体装置的焊盘构造的俯视图，（A）示出扩散区域、栅电极、触点和焊盘开口部，（B）示出扩散区域、下层金属膜和焊盘开口部。图2是示出与图1相同的半导体装置的焊盘构造的俯视图，（A）示出下层金属膜、第一过孔、中间层金属膜和焊盘开口部，（B）示出第二过孔、上层金属膜和焊盘开口部。