[发明专利]FPGA芯片间的IO信道调试方法及系统有效
| 申请号： | 201310513106.7 | 申请日： | 2013-10-24 |
| 公开（公告）号： | CN103559111A | 公开（公告）日： | 2014-02-05 |
| 发明（设计）人： | 曲贺 | 申请（专利权）人： | 东软集团股份有限公司 |
| 主分类号： | G06F11/26 | 分类号： | G06F11/26;G06F13/16 |
| 代理公司： | 北京鸿元知识产权代理有限公司 11327 | 代理人： | 陈英俊 |
| 地址： | 110179 辽*** | 国省代码： | 辽宁;21 |
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| 摘要： | |||
| 搜索关键词： | fpga 芯片 io 信道 调试 方法 系统 | ||
1.一种FPGA芯片间的IO信道调试方法，所述FPGA芯片包括主控FPGA芯片和从控FPGA芯片，其特征在于，该调试方法包括以下步骤：
所述主控FPGA芯片和所述从控FPGA芯片分别向对方发送用于进行信号采样训练的第一训练序列；
所述主控FPGA芯片完成信号采样训练之后，向所述从控FPGA芯片发送第二训练序列；
接收到所述第二训练序列的所述从控FPGA芯片在完成信号采样训练之后，也向所述主控FPGA芯片发送第二训练序列，同时进入正常通信模式；
接收到所述第二训练序列的所述主控FPGA芯片也进入正常通信模式。
2.如权利要求1所述的IO信道调试方法，其特征在于，
所述主控FPGA芯片的多个相位的训练总时间小于所述从控FPGA芯片的一个相位的训练时间。
3.如权利要求1或2所述的IO信道调试方法，其特征在于，
所述主控FPGA芯片和所述从控FPGA芯片在芯片启动时向对方发送所述第一训练序列，并且，当接收到来自外部的所述第一训练序列时，进行信号采样训练，当完成信号采样训练之后，向外部发送所述第二训练序列。
4.一种FPGA芯片间的IO信道调试系统，所述FPGA芯片包括主控FPGA芯片和从控FPGA芯片，其特征在于，所述系统包括：
第一训练序列发送单元，使所述主控FPGA芯片和所述从控FPGA芯片分别向对方发送用于进行信号采样训练的第一训练序列；以及
第二训练序列发送单元，使所述主控FPGA芯片完成信号采样训练之后，向所述从控FPGA芯片发送第二训练序列，并且，接收到所述第二训练序列的所述从控FPGA芯片在完成信号采样训练之后，也向所述主控FPGA芯片发送第二训练序列，同时进入正常通信模式；
接收到所述第二训练序列的所述主控FPGA芯片也进入正常通信模式。
5.如权利要求4所述的FPGA芯片间的IO信道调试系统，其特征在于，
所述主控FPGA芯片的多个相位的训练总时间小于所述从控FPGA芯片的一个相位的训练时间。
6.如权利要求4或5所述的FPGA芯片间的IO信道调试系统，其特征在于，
所述主控FPGA芯片和所述从控FPGA芯片在芯片启动时向对方发送所述第一训练序列，并且，当接收到来自外部的所述第一训练序列时，进行信号采样训练，当完成信号采样训练之后，向外部发送所述第二训练序列。
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