[发明专利]一种用于实现频率量测的方法及FPGA电路

说明书

技术领域

本发明涉及集成电路技术，尤其涉及一种用于实现频率量测的方法及FPGA电路。

背景技术

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

现有FPGA在进行频率量测时，需要外置一组A/D模数转换器,先由A/D模数转换器读取数据，再将读取的数据馈入FPGA，并进行数据分析，从数据里取得周期性变化的时间后，将其转换为频率，即F=1/T。例如，一个方波讯号,通过采集所有的点,将采集到的点描绘出线型后，取出第一个边缘到下个边缘，计算出时间差，再换算为频率，也有使用FFT傅立叶变换来进行计算。

现有FPGA在进行频率量测时的不足之处在于：需要外置A/D模数转换器，需要增加FFT运算单元，以及无法做出精确计算。

发明内容

本发明的目的在于解决上述现有技术FPGA在进行频率量测时存在的不足之处，提供一种新型的高精度FPGA测频电路，以实现频率量测。

为了实现上述目的，一方面，本发明提供了一种用于实现频率量测的FPGA电路，该电路包括：

多路计数器单元，所述多路计数器单元包括第一计数器和第二计数器，所述第一计数器连接时钟源，所述第二计数器连接待测振荡源，所述多路计数器单元计数单位时间内由所述待测振荡源输入的脉冲个数；

运算单元，与所述多路计数器连接，对所述多路计数器单元的计数结果进行运算，获取待测脉冲信号的频率。

进一步地，由所述第二计数器产生量测启始使能，以同时启动整个计数结构。

进一步地，所述时钟源为芯片外部或芯片内部产生的时钟。

进一步地，该电路还包括输出单元，该输出单元与所述运算单元连接，用于输出所述运算单元的运算结果。

进一步地，运算单元可以获取待测脉冲信号频率中的最大值、最小值和平均值中的一种或多种。

另一方面，本发明提供了一种用于实现频率量测的方法，该方法应用于由第一计数器和第二计数器构成的FPGA电路中，其特征在于：

所述第一计数器用于计数待测振荡源的时间长度；

所述第二计数器用于计数单位时间内待测振荡源输入的脉冲个数；

根据所述第一计数器和所述第二计数器的计数结果获取待测振荡源输入的脉冲信号频率。

本发明提供的FPGA电路通过采用多路计数器来完成频率量测操作，其电路结构简单、成本低，能够实现高精度的频率量测。

附图说明

图1为本发明实施例提供的一种用于实现频率量测的FPGA电路结构示意图；

图2为计数器逻辑图。

具体实施方式

通过以下结合附图以举例方式对本发明的实施方式进行详细描述后，本发明的其他特征、特点和优点将会更加明显。

图1为本发明实施例提供的一种用于实现频率量测的FPGA电路结构示意图。如图1所示，该电路包括待测振荡源10、多路计数器单元20、时钟源30、运算单元40和输出单元50。

待测振荡源10用于产生脉冲信号。

多路计数器单元20包括第一计数器21和第二计数器22，第一计数器21与时钟源30连接，用于计数量测待测振荡源10的时间长度，第二计数器22与待测振荡源10连接，计数单位时间内待测振荡源10输入的脉冲个数。上述时钟源30用于产生高精确度时钟，其可以是芯片外部来源或是芯片内部产生。

优选地，针对频率量测特点，可由第二计数器22产生量测启始使能，以同时启动整个计数结构，这样可以保证一组计数信号的起始点一致，时序差异小。

运算单元40与多路计数器单元20连接，用于对多路计数器单元20计数完成值进行运算，并获取待测脉冲信号的频率。运算单元40根据获取待测脉冲信号的频率，可以从中取出最大值、最小值或平均值。

输出单元50与运算单元40连接，用于输出运算单元40的运算结果。

图2为图1所示FPGA电路中计数器的逻辑图示意图，如图2所示，量测讯号由待测振荡源产生，CLK时钟由时钟源30产生，EN信号由第二计数器22产生，根据图2所示逻辑图，其在单位时间内（例如1秒）测得频率为F=1/5。