[发明专利]可减小过冲和抖动的时钟占空比校正电路及其控制方法无效
| 申请号： | 201310529918.0 | 申请日： | 2013-10-30 |
| 公开（公告）号： | CN103532523A | 公开（公告）日： | 2014-01-22 |
| 发明（设计）人： | 亚历山大;刘成 | 申请（专利权）人： | 西安华芯半导体有限公司 |
| 主分类号： | H03K3/017 | 分类号： | H03K3/017 |
| 代理公司： | 西安智邦专利商标代理有限公司 61211 | 代理人： | 张倩 |
| 地址： | 710055 陕西省西安*** | 国省代码： | 陕西;61 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | |||
| 搜索关键词： | 减小 抖动 时钟 校正 电路 及其 控制 方法 | ||
【权利要求书】：
1.一种可减小过冲和抖动的时钟占空比校正电路，其特征在于，包括：
第一DCC延迟链，用于接收第一时钟信号并生成第二时钟信号；
第二DCC延迟链，用于接收第二时钟信号并生成第三时钟信号；
DCC鉴相器，用于接收第一时钟信号和第三时钟信号并经过相位比较输出增加或减少延迟链长度的信号；
DCC逻辑控制电路，用于接收增加或减少延迟链长度的信号并分别控制第一DCC延迟链或第二DCC延迟链。
2.根据权利要求1所述的时钟占空比校正电路，其特征在于：所述第一延迟链和第二延迟链相同。
3.一种可减小过冲和抖动的时钟占空比校正方法，其特征在于，包括以下步骤：
1】产生第一时钟信号；
2】第一时钟信号输入第一DCC延迟链并生成第二时钟信号；
3】第二时钟信号输入第二DCC延迟链并生成第三时钟信号；
4】调节延迟链的长度，使得第三时钟信号延迟第一时钟信号的一个时钟周期：
第一时钟信号和第三时钟信号输入DCC鉴相器，经过相位比较输出增加或减少延迟链长度的信号；
5】DCC逻辑控制电路收到增加或减少延迟链长度的信号之后控制第一DCC延迟链或第二DCC延迟链。
4.根据权利要求3所述的可减小过冲和抖动的时钟占空比校正方法，其特征在于：所述第一延迟链和第二延迟链相同。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于西安华芯半导体有限公司，未经西安华芯半导体有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/pat/books/201310529918.0/1.html，转载请声明来源钻瓜专利网。
- 上一篇：远程协助方法及装置
- 下一篇：触摸感应装置及其驱动方法
