[发明专利]用于高速CCD数据存储的DDR3仲裁控制器及方法

权利要求书

1.一种用于高速CCD数据存储的DDR3仲裁控制器，其特征在于，包括读写控制模块、DDR3仲裁模块、IP核控制模块、数据格式转换模块和读写存储模块，所述读写控制模块、DDR3仲裁模块、IP核控制模块、读写存储模块依次相连，其中读写控制模块还与数据格式转换模块相连，IP核控制模块和读写存储模块还与读写控制模块相连；

读写控制模块接收外界输入的写往读写存储模块的数据和对应的地址，以及要从读写存储模块读出的数据对应的地址，读写控制模块根据设定的阈值条件将这三个信号以及读写控制信号传输给后续DDR3仲裁模块；

DDR3仲裁控制模块决定是否将这三个信号给IP核控制模块，当DDR3仲裁控制模块决定将这三个信号给IP核控制模块时，IP核控制模块将上述三个信号传输给读写存储模块，同时将要存入读写存储模块的写数据写进读写存储模块中对应的写地址中；读地址对应的读写存储模块中的数据从读写存储模块传回IP核控制模块，IP核控制模块将读出的数据和读数据使能传输给读写控制模块，由读写控制模块将读出的数据和读数据使能输出给数据格式转换模块，经过数据格式转换后输出给后续电路使用。

2.根据权利要求1所述的用于高速CCD数据存储的DDR3仲裁控制器，其特征在于，所述读写控制模块包括地址格式转化模块、写数据格式转化模块、第一读写控制模块、第二读写控制模块、写地址FIFO模块、写数据FIFO模块、读地址FIFO模块、读数据FIFO模块、第一延时模块、第二延时模块、信号反馈模块、FIFO清零信号产生模块和读数据格式转换模块；

地址格式转换模块、写数据格式转化模块第一读写模块相连，第一读写模块和写地址FIFO模块、写数据FIFO模块、读地址FIFO模块、信号反馈模块相连；写地址FIFO模块、写数据FIFO模块和第一延时模块相连；读地址FIFO模块和第二延时模块相连；写地址FIFO模块、写数据FIFO模块、读地址FIFO模块还与第二读写模块相连；信号反馈模块和读数据FIFO模块相连；读数据FIFO模块和读数据格式转换模块相连；FIFO清零信号产生模块和写地址FIFO模块、写数据FIFO模块、读地址FIFO模块、读数据FIFO模块相连；

地址格式转换模块和写数据格式转换模块接收前端数据流输入的写数据和对应的写地址、读地址、以及从仲裁模块反馈会的读写控制信号，将4个连续的地址和数据分别转换为一个地址和一个数据并且输出，同时输出的有写使能信号，该信号标志数据格式转换完毕，可以进行下一步工作，这些信号输出给第一读写控制模块；第一读写控制模块将写地址、写数据、读地址信号分别传输给写地址FIFO模块、写数据FIFO模块、读地址FIFO模块，第一读写控制模块同时将FIFO写使能信号传输给上述三个FIFO模块；第二读写控制模块接收从写地址FIFO模块和写数据FIFO模块输出的写地址和写数据，第二读写控制模块同时接收标志这两个FIFO模块中数据个数的信号，如果写地址FIFO模块和写数据FIFO模块中数据个数达到高阈值，第二读写控制模块响应第一读写控制模块的写请求，否则不响应；第一延时模块接收标志两个FIFO模块是否读空的信号，再将标志两个FIFO模块是否读空的信号连接到写地址FIFO模块和写数据FIFO模块的读使能端，读空信号为低电平的时候即非空时，读使能有效，高电平无效；第一读写控制模块将读地址和FIFO写使能传输到读地址FIFO模块，第二读写控制模块接收从读地址FIFO模块中读出的读地址和标志读地址FIFO模块中数据个数的信号，如果读地址FIFO模块中数据个数达到高阈值，第二读写控制模块响应第一读写控制模块的读请求；标志读地址FIFO模块是否读空的信号经过第二延时模块传输到读地址FIFO模块的读使能端，读空信号为低电平的时候读使能有效，高电平无效；读数据FIFO模块的数据输入端接收从IP核控制模块传输回的读数据，读数据FIFO的写使能端接收从IP核控制模块传输回的读数据，第一读写控制模块接收标志读数据FIFO模块的信号，让读写控制模块根据读地址FIFO模块中的数据个数来决定响应读请求，反馈模块接收标志读数据FIFO模块是否读空的信号，上述是否读空的信号和第一读写控制模块发出的反馈请求信号共同作用决定是否继续将读FIFO模块中的数据读出，即如果读数据FIFO模块已读空，则标志读数据FIFO模块是否读空的信号为高电平，经过非门后成低电平，则无论反馈信号是高电平还是低电平，读数据FIFO模块的FIFO读使能无效，如果标志读数据FIFO模块是否读空的信号为低电平，经过非门后成为高电平，此时就判断第一读写控制模块发出的反馈请求信号，如果该信号高电平，则读数据FIFO模块的FIFO读使能有效，反则无效；读数据格式转换模块接收读数据FIFO模块读出的读数据，将一个数据转换成连续的四个数据，从读数据格式转换模块输出的读数据给后续仲裁模块使用；清零信号产生模块接收前端数据流输入的帧信号、仲裁模块反馈回的读写请求信号、标志读数据FIFO模块是否读空的信号，该模块产生的清零信号供给四个FIFO模块使用，来确保每一帧结束时四个FIFO模块都清零。