[发明专利]栅极驱动电路及液晶显示器件

权利要求书

1.一种栅极驱动电路，其特征在于，包括：多级移位寄存器电路，所述多级移位寄存器电路用于分别输出多级移位信号；

所述多级移位寄存器电路依次连接，前一级移位寄存器电路的输出端连接后一级移位寄存器电路的输入端，每级移位寄存器电路通过所述输出端输出移位信号；

所述多级移位寄存器电路中序数为奇数的移位寄存器电路的输入端接入第一时序信号，序数为偶数的移位寄存器电路的输入端接入第二时序信号。

2.如权利要求1所述的栅极驱动电路，其特征在于，所述前一级移位寄存器电路输出的移位信号与所述后一级移位寄存器电路输出的移位信号在高电平周期部分交叠。

3.如权利要求1所述的栅极驱动电路，其特征在于，所述第一时序信号与第二时序信号彼此反相。

4.如权利要求1所述的栅极驱动电路，其特征在于，所述移位寄存器电路包括控制单元和触发单元；

其中，所述控制单元包括第一与非门和第二与非门，所述第一与非门的输入端和第二与非门的输入端接入同一级时序信号；

所述触发单元包括第三与非门和第四与非门，所述第三与非门的输出端与所述第四与非门的输入端连接；

所述第一与非门的输出端与所述第三与非门的输入端连接，所述第二与非门的输出端与所述第四与非门的输入端连接。

5.如权利要求4所述的栅极驱动电路，其特征在于，所述第三与非门的输出端与一电容连接。

6.如权利要求4所述的栅极驱动电路，其特征在于，所述第一与非门包括：第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管；

其中，第一晶体管的第一端和第二端均与一高电平连接，第二晶体管的第一端接入第一输入信号，第二晶体管的第二端与第一晶体管的输出端连接，第三晶体管的第一端接入时序信号，第三晶体管的第二端与第二晶体管的输出端连接，第三晶体管的第三端连接一低电平。

7.如权利要求6所述的栅极驱动电路，其特征在于，所述第二与非门包括：第四薄膜晶体管、第五薄膜晶体管和第六薄膜晶体管；

其中，第四晶体管的第一端和第二端均与所述高电平连接，第五晶体管的第一端接入所述时序信号，第五晶体管的第二端与第四晶体管的输出端连接，第六晶体管的第一端接入第二输入信号，第六晶体管的第二端与第五晶体管的输出端连接，第六晶体管的第三端与所述低电平连接。

8.如权利要求6所述的栅极驱动电路，其特征在于，所述第三与非门包括：第七薄膜晶体管、第八薄膜晶体管和第九薄膜晶体管；

其中，第七薄膜晶体管的第一端和第二端均与所述高电平连接，第八薄膜晶体管的第一端与第一晶体管的输出端连接，第八薄膜晶体管的第二端与第七薄膜晶体管的输出端连接，第九薄膜晶体管的第一端与第十薄膜晶体管的输出端连接，第九薄膜晶体管的第二端与第八薄膜晶体管的输出端连接，第九薄膜晶体管的第三端与所述低电平连接。

9.如权利要求6所述的栅极驱动电路，其特征在于，所述第四与非门包括：第十薄膜晶体管、第十一薄膜晶体管和第十二薄膜晶体管；

其中，第十薄膜晶体管的第一端和第二端均与所述高电平连接，第十一薄膜晶体管的第一端与第七薄膜晶体管的输出端连接，第十一薄膜晶体管的第二端与第十薄膜晶体管的输出端连接，第十二薄膜晶体管的第一端与第四晶体管的输出端连接，第十二薄膜晶体管的第二端与第十一薄膜晶体管的输出端连接，第十二薄膜晶体管的第三端与所述低电平连接。

10.一种液晶显示器件，其特征在于，包括：像素阵列、至少一个如权利要求1所述的栅极驱动电路和时序控制单元；

所述栅极驱动电路连接像素阵列和时序控制单元。

11.如权利要求10所述的液晶显示器件，其特征在于，栅极驱动电路的数量是2个，所述2个栅极驱动电路分别位于像素阵列的相对两侧。