[发明专利]半导体器件及包括半导体器件的半导体系统有效

专利信息
申请号: 201310544946.X 申请日: 2013-11-06
公开(公告)号: CN104183263B 公开(公告)日: 2018-08-14
发明(设计)人: 姜熙元 申请(专利权)人: 爱思开海力士有限公司
主分类号: G11C11/34 分类号: G11C11/34
代理公司: 北京弘权知识产权代理事务所(普通合伙) 11363 代理人: 俞波;毋二省
地址: 韩国*** 国省代码: 韩国;KR
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摘要:
搜索关键词: 半导体器件 包括 半导体 系统
【权利要求书】:

1.一种半导体器件,包括:

控制信号发生器,所述控制信号发生器被配置为响应于测试使能信号而利用解码信号产生包括第一比特和第二比特的反相控制信号;以及

第一数据输入单元,所述第一数据输入单元被配置为响应于所述反相控制信号的第一比特而将输入数据的第一比特反相以产生第一内部数据的第一比特,以及被配置为响应于所述反相控制信号的第二比特而将所述输入数据的第二比特反相以产生所述第一内部数据的第二比特。

2.如权利要求1所述的半导体器件,其中,所述解码信号是通过将外部器件所提供的测试计数信号解码而产生的。

3.如权利要求1所述的半导体器件,其中,所述控制信号发生器被配置为:当所述测试使能信号被使能时,输出所述解码信号的第一比特作为所述反相控制信号的第一比特,以及输出所述解码信号的第二比特作为所述反相控制信号的第二比特。

4.如权利要求1所述的半导体器件:

其中,所述第一数据输入单元被配置为:当所述反相控制信号的第一比特具有第一逻辑电平时,将所述输入数据的第一比特反相以输出所述输入数据的第一比特的反相数据作为所述第一内部数据的第一比特;以及

其中,所述第一数据输入单元被配置为:当所述反相控制信号的第一比特具有第二逻辑电平时,将所述输入数据的第一比特缓冲以输出所述输入数据的第一比特的缓冲数据作为所述第一内部数据的第一比特。

5.如权利要求4所述的半导体器件:

其中,所述第一数据输入单元被配置为:当所述反相控制信号的第二比特具有第一逻辑电平时,将所述输入数据的第二比特反相以输出所述输入数据的第二比特的反相数据作为所述第一内部数据的第二比特;以及

其中,所述第一数据输入单元被配置为:当所述反相控制信号的第二比特具有第二逻辑电平时,将所述输入数据的第二比特缓冲以输出所述输入数据的第二比特的缓冲数据作为所述第一内部数据的第二比特。

6.如权利要求1所述的半导体器件,还包括第二数据输入单元,

其中,所述第二数据输入单元被配置为将所述输入数据的第一比特缓冲以输出所述输入数据的第一比特的缓冲数据作为第二内部数据的第一比特,并且所述第二数据输入单元被配置为将所述输入数据的第二比特缓冲以输出所述输入数据的第二比特的缓冲数据作为所述第二内部数据的第二比特。

7.如权利要求6所述的半导体器件,还包括核心部分,所述核心部分被配置为包括单元阵列,当执行用于测试的写入操作时所述第一内部数据和所述第二内部数据储存在所述单元阵列中。

8.一种半导体器件,包括:

第一数据输入单元,所述第一数据输入单元被配置为:在第一测试使能信号被使能时,响应于从解码信号产生的第一反相控制信号的第一比特而将输入数据的第一比特反相以产生第一内部数据的第一比特;以及被配置为:在第一测试使能信号被使能时,响应于所述第一反相控制信号的第二比特而将所述输入数据的第二比特反相以产生所述第一内部数据的第二比特;

第二数据输入单元,所述第二数据输入单元被配置为:在第二测试使能信号被使能时,响应于从所述解码信号产生的第二反相控制信号的第一比特而将所述输入数据的第一比特反相以产生第二内部数据的第一比特;以及被配置为:在第二测试使能信号被使能时,响应于所述第二反相控制信号的第二比特而将所述输入数据的第二比特反相以产生所述第二内部数据的第二比特;以及

第三数据输入单元,所述第三数据输入单元被配置为将所述输入数据的第一比特缓冲以输出所述输入数据的第一比特的缓冲数据作为第三内部数据的第一比特,以及被配置为将所述输入数据的第二比特缓冲以输出所述输入数据的第二比特的缓冲数据作为所述第三内部数据的第二比特。

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