[发明专利]一种开放式频谱仪接收通道扩展系统有效
申请号: | 201310557159.9 | 申请日: | 2013-11-12 |
公开(公告)号: | CN103616563A | 公开(公告)日: | 2014-03-05 |
发明(设计)人: | 侯晓萍;迈特.康明斯;刘景顺;王义槐;刘培植;连建宇 | 申请(专利权)人: | 包头市稀宝博为医疗系统有限公司 |
主分类号: | G01R23/16 | 分类号: | G01R23/16;G01R33/36 |
代理公司: | 包头市专利事务所 15101 | 代理人: | 安平 |
地址: | 014030 内蒙古自*** | 国省代码: | 内蒙古;15 |
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摘要: | |||
搜索关键词: | 一种 开放式 频谱仪 接收 通道 扩展 系统 | ||
技术领域
本发明涉及一种开放式频谱仪接收通道扩展系统,用于核磁共振成像、检测分析,属于医疗诊断影像领域。
背景技术
频谱仪是核磁共振测量装置或仪器中的核心部件,是高复杂度和高精度的仪器。它主要完成序列生成器工作,可发出激发波形,包括射频激发波形和梯度波形,得到核磁共振信号,将接收的核磁共振信号数字化后发送给上位机用于成像或波谱分析。
其中接收线圈的通道数目越多,图像的信噪比(SNR)越好,均匀区越大,图像的质量越好,对于成像越有利。还有一些特定功能应用中也要求更多的接收通道数。所以现在的磁共振成像系统要求不断的提高接收线圈的通道数,从开始的单通道线圈到正交线圈,4通道线圈,16通道线圈等,实验室中已经实现了64-128通道线圈的模型和试验。
随着接收线圈通道数的增加,频谱仪的接收通道也需要相应增加,但是现在的频谱仪接收通道多在16通道或者以下,再增加对频谱仪数据量的处理存在很高的难度。一种扩展方法是扩展同步时钟,而采用上位机发指令控制,因为上位机多采用非实时系统,这样接收指令的到达就可能相差N个时钟,存在接收不同步的风险,并且将控制工作交给上位机处理,带来应用的难度,并且对后期数据重建带来很大难度,图像质量不能保证。
发明内容
本发明的目的在于克服上述不足,提供一种开放式频谱仪接收通道扩展系统,以解决接收通道受限的问题。
本发明是通过以下技术方案来实现的:一种开放式频谱仪接收通道扩展系统,包括频谱仪、上位机、千兆网口,其特征在于:所述频谱仪包括主板、数据同步和时钟生成板、信号激发板、接收板和实时总线;所述主板是频谱仪的中央控制单元,其与数据同步和时钟生成板通过高速总线连接,与上位机通过千兆网口连接;所述实时总线分为下行实时总线和上行实时总线,数据同步和时钟生成板与主板通过高速总线连接,和信号激发板、接收板通过下行实时总线、上行实时总线连接并与控制和监测总线连接,其中接收板可连接1-4块;数据同步和时钟生成板通过外扩同步时钟和外扩接收信号实时总线、控制和监测总线与扩展频谱仪连接,进行频谱仪的接收通道扩展,所述频谱仪为2-4台,甚至更多。
所述频谱仪在多台连接使用时,其中一台为主控制机(英文为Master)频谱仪,其他均为从控制机(英文为Slave)频谱仪,上位机通过千兆网口与主控制机频谱仪和从控制机频谱仪连接,所述主控制机频谱仪中包括信号激发板,从控制机频谱仪中不包括信号激发板。
一种开放式频谱仪接收通道扩展方法,其特征包括以下内容:
①.主板主要执行序列计算,生成激发信号数据,接收共振信号的计算、滤波,并实现和上位机的通讯;
②.数据同步和时钟生成板将激发信号实时的发送给信号激发板,同时将接收板的接收信号数据实时的读取回来,发给主板;数据同步和时钟生成板为系统提供实时时钟,数据同步和时钟生成板将下行实时总线中的接收控制指令通过可编程门控阵列(英文缩写为FPGA)转化成低电压差分信号(英文缩写为LVDS)信号,形成了外扩接收信号实时总线;
③.信号激发板和数据同步和时钟生成板连接,从而得到波形数据,经过数字式频率合成器处理,将数据生成实时的射频波形和梯度波形发出;
④.接收板和数据同步和时钟生成板连接,接收板中集成了4路接收信号,可同时连接和处理4路接收波形,经过数模转换和数字下变频控制变换后发送给数据同步和时钟生成板;
⑤.将下行实时总线中的接收控制信号外扩,形成了外扩接收信号实时总线,控制从控制机频谱仪中的接收板工作,接收数据通过从控制机频谱仪本地的上行实时总线发到本地主板,处理后通过千兆网口发送给上位机;
⑥.主控制机频谱仪和从控制机频谱仪通过外扩同步时钟、外扩接收信号实时总线、控制和监测总线连接,主控制机频谱仪发出所有的控制指令,激发信号和同步时钟,接收信号分别由主控制机频谱仪的接收板和从控制机频谱仪的接收板分别接收和处理,并采用网线通过千兆网口将接收数据直接发给上位机。
所述主控制机频谱仪生产同步时钟,并传输给从控制机频谱仪,从控制机频谱仪可以选择同步时钟源,使能和关闭板上时钟,从控制机频谱仪发出的同步时钟是将输入时钟整形后发出,多级连接也可以保证信号质量。
所述下行实时总线和上行实时总线采用通用的TTL电平设计。
所有总线的逻辑控制都是采用可编程门控阵列(英文缩写为FPGA)完成。
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