[发明专利]一种高可靠直接序列扩频数字接收机

说明书

技术领域

本发明涉及电子设备的接收装置，特别涉及一种高可靠直接序列扩频数字接收机。

背景技术

直接序列扩频通信在提高信号接收质量，抗干扰，保密性，增加系统容量方面都有突出的优点，因此在数据通信领域得到了广泛的应用。此外，一些具有复杂电磁环境和辐照条件的应用场合（如卫星通信、空间通信）对系统灵敏度、复杂度、可靠性也提出了很高的要求。

直接序列扩频信号的接收是扩频通信系统的核心，本发明采用数字化解调技术，可以有效降低接收机系统复杂度，并有良好的扩展信号和通用性。同时针对特殊环境的应用需求，采用信道编码技术提高接收灵敏度；优化接收算法以减少系统资源；使用多种冗余及校验措施以提高系统可靠性。

为实现在复杂电磁环境和辐照条件下扩频信号的正确接收，需要对载波即伪码的频率和相位进行捕获和跟踪，进而解调输出原始数据。同时需要针对环境应用要求，采取措施降低系统复杂度，提高系统可靠性。

发明内容

    本发明提供了一种高可靠直接序列扩频数字接收机，该接收机包括变压器、AD模/数转换器、下变频及RS编解码FPGA、并行相关FPGA、解扩解调DSP，其中：

所述变压器抑制输入的中频信号的共模噪声和隔离模拟数字地，并进行阻抗匹配；

所述AD模/数转换器对输入的中频信号进行采样，将采样信号分别同数字频率合成器输出相位相差为90°的正弦信号和余弦信号相乘，再通过FIR滤波器滤除高频分量，得到两路正交的基带信号；

所述下变频及RS编解码FPGA在捕获前用于消除所述基带信号的残余频差；在捕获完成后，作为载波锁相环的一部分对载波的频率和相位进行跟踪；同时还完成与DSP及外部设备的信号交换和RS编解码；

所述并行相关FPGA用于生成本地伪码序列，将所述本地伪码序列与基带信号相关，将相关结果送往所述解扩解调DSP；

所述解扩解调DSP在伪码捕获阶段寻找相关峰最大的频率和伪码相位，并在跟踪阶段配合两片FPGA完成对伪码的频率及相位的跟踪。

较佳地，所述变压器包括4：1阻抗变换器及周围器件。

较佳地，所述并行相关FPGA包括积分清洗滤波器，所述积分清洗滤波器根据输入的伪码序列，为每个伪码周期进行一次相关运算，将相关结果送往所述解扩解调DSP， DSP接口负责将相关结果送DSP、提供中断、并接收DSP控制指令调制伪码序列相位。

较佳地，所述下变频及RS编解码FPGA接收来自外部设备的数据，将其组成传输帧进行RS编码后，与本地PN序列异或进行直接序列扩频，将扩频后的信号送往发射机。

较佳地，所述下变频及RS编解码FPGA还接收所述解调解扩DSP送来的解扩后的数据帧，进行RS解码后，挑出有用数据送往通信接口。

较佳地，所述并行相关FPGA包括伪码序列发生器，所述伪码序列发生器负责产生本地伪码，并通过移位寄存器产生相位相差1/2或1/4码元的多个伪码，同时还能够根据所述解调解扩DSP的控制信号调整所述伪码的相位。

较佳地，所述伪码捕获的过程包括：

每次相关运算结束后，读取各路相关器的相关值，计算每个相位I路和Q路相关值的平方和，取最小的21路的平均值，将其乘以一参数因子作为判决门限，将平方和的最大值与判决门限相比，如果超过门限，则认为捕获伪码，反之，在下一组相位进行捕获；当全部相位均试探过后，解调解扩DSP控制下变频FPGA中的NCO频率变化一定值，在下一个频率点进行试探。

较佳地，所述伪码跟踪的过程为：

所述解调解扩DSP通过读取I/Q相关结果，计算本地伪码接收的相差和频差，经环路滤波后调整NCO频率字，实现载波跟踪；所述解调解扩DSP还通过读取超前和滞后相关通道的相关值，根据结果调整伪码相位，实现伪码跟踪，同时判决出接收数据的帧结构，提取有效数据送外部RS解码器解码。

较佳地，所述解调解扩DSP定时对FPGA内部关键寄存器进行刷新，对DSP内部重要数据进行三模冗余，并对DSP程序存储空间进行定时校验；外部指令还控制FPGA进行重新加载，以纠正FPGA程序存储空间错误造成的FPGA工作异常。

本发明具有以下有益效果：

1. 采用全数字方案，系统结构灵活，通用性好；

2. 采用RS编解码算法，系统灵敏度高；

3. 采用三模冗余、动态刷新、程序空间自检等方法提高了系统在复杂环境下的可靠性；

4. 采用“并行相关+频率扫描”算法，减少捕获时间；