[发明专利]可重配置电路及其解码器

说明书

一种用于可重配置电路中用来解码数字脉冲的数字解码器，包括相位指示器模块，其具有耦接至参考脉冲输入和数据脉冲输入的输入。所述相位指示器模块具有定时信息输出，其提供指示在所述参考脉冲输入和所述数据脉冲输入上出现的脉冲的上升及下降沿的逻辑值。相位解码器模块具有耦接至所述定时信息输出的输入，并输出已解码的二进制数据值。在操作中，所述相位解码器模块将在所述定时信息输出处的所述逻辑值中的至少两个与表示施加至所述相位输入其中之一的脉冲的前沿及后沿的信号进行比较，从而确定在所述相位输入上的脉冲到达顺序序列，并从而提供所述已解码的二进制数据值。

技术领域

本发明涉及一种用于解码数字脉冲的解码器，以及包括数字脉冲解码器的可重配置电路。

背景技术

半导体裸片封装利用增强的电路功能进行制造从而封装引脚计数(外部端子计数)。然而，由于有限数目的外部端子或引脚，因此内部电路节点的可控制性和可观测性通常是不够的，除非可测试性被设计到电路中。

可测试性利用专用测试引脚被设计到电路中。这些专用测试引脚通常用于结构化可测性设计(DFT，Design for测试ability)技术，譬如扫描路径、电平敏感扫描设计(LSSD，Level Sensitive Scan Design)、内建自测试(BIST，Built in Self-测试)和随机访问扫描。然而，由于外部引脚的数目是有限的，因此这些专用测试引脚以电路功能模块的精简功能和通常的运行时间可访问性为代价来提供。

附图说明

本发明及其目标和优点可参考优选实施方式的下列说明和附图更好地理解，其中：

图1是根据本发明优选实施方式的可重配置电子电路的示意性电路图；

图2A到2D是根据本发明优选实施方式说明已编码的数字脉冲的时序（定时）（timing)图；

图3是根据本发明优选实施方式图1的电路的脉冲解码器的解码器模块的示意性电路图；

图4是根据本发明优选实施方式图3的解码器模块的相位指示器模块的示意性电路图；

图5是根据本发明优选实施方式图3的解码器模块的周期复位模块的示意性电路图；

图6是根据本发明优选实施方式图3的解码器模块的相位解码器模块的示意性电路图；

图7是根据本发明优选实施方式图3的解码器模块的相位误差指示器模块的示意性电路图；

图8是根据本发明优选实施方式图1的电路的脉冲解码器的输出逻辑门的示意性电路图；

图9是根据本发明优选实施方式图1的电路的测试模式选择器的示意性电路图；

图10是根据本发明优选实施方式图9的选择器的比较器的示意性电路图；以及

图11是根据本发明优选实施方式说明一种解码数字脉冲方法的流程图。

具体实施方式

下面结合附图阐述的详细描述旨在描述本发明目前优选的实施方式，并且并非旨在代表可实施本发明的仅有形式。应该理解，相同或者等价的功能可由旨在包括在本发明的精神和范围之内的不同实施方式实现。在附图中，相同的数字在全文中用来指示相同的元件。此外，术语“包括”或其任意其他变形旨在覆盖非独有的包含，从而使得包括一系列元件或步骤的模块、电路、设备组件、结构和方法步骤不仅包括那些元件而且包括没有明确列出或这样的模块、电路、设备组件或步骤所固有的其他元件或步骤。在没有更多的限制的情况下，“包括......”后面的元件并不排除包括该元件的另外相同元件的存在。