[发明专利]半导体集成电路和具有半导体集成电路的半导体系统

说明书

一种半导体集成电路可以包括：多个半导体芯片，被配置成以三维形式层叠；第一组穿通芯片通孔，被配置成分别穿过多个半导体芯片，并且用于半导体集成电路的密度扩展；以及第二组穿通芯片通孔，被配置成分别穿过多个半导体芯片，并且用于半导体集成电路的带宽扩展。多个半导体芯片中的每个半导体芯片包括：路径选择单元，被配置成响应于模式转换信号来选择布置在半导体芯片中的第一组穿通芯片通孔中的一个穿通芯片通孔、或者选择布置在半导体芯片中的第二组穿通芯片通孔中的一个穿通芯片通孔；以及内部电路，被配置成与通过路径选择单元选择的穿通芯片通孔选择性地耦接。

相关申请的交叉引用

本申请要求2012年12月20日提交的申请号为10-2012-0150025的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种具有层叠的封装结构的半导体集成电路和具有所述半导体集成电路的半导体系统。

背景技术

一般而言，用于半导体集成电路的封装技术已不断发展以满足对小型化和封装可靠性的要求。近来已经研究用于层叠封装的各种技术，以不仅满足电气/电子产品的小型化的要求，还满足电气/电子产品的高性能的要求。

在半导体器件领域中的“层叠”意为将至少两个半导体芯片或封装体堆叠以布置成三维。例如，层叠封装使得半导体存储器件在不改变半导体集成工艺的情况下，可以具有为二维封装的存储器件的两倍或者更多倍的每单位面积的存储密度。层叠封装的优点（诸如，密度和尺寸效率）已触发了层叠封装的研究和开发。

存在两种类型的层叠封装。第一种类型是在层叠之后封装的各个半导体芯片，而第二种类型是分别封装的半导体芯片中的一个。层叠封装的各个半导体芯片经由金属导线、穿通芯片通孔（through-chip via）等耦接。具体地，利用在附图和说明书中将被标注为穿通硅通孔（through-silicon via，TSV）的穿通芯片通孔的层叠封装具有如下配置：穿通芯片通孔形成在每个半导体芯片中以将三维层叠的半导体芯片物理和电耦接。

图1是说明根据相关技术的半导体集成电路的配置的示例性视图。

参见图1，半导体集成电路100包括：第一半导体芯片110至第四半导体芯片140，被配置成垂直层叠；第一组穿通芯片通孔至第四组穿通芯片通孔TSV00至TSV03、TSV10至TSV13、TSV20至TSV23以及TSV30至TSV33，被配置成分别垂直穿过第一半导体芯片110至第四半导体芯片140；第一组凸块焊盘至第四组凸块焊盘BP00至BP03、BP10至BP13、BP20至BP23以及BP30至BP33，被配置成设置在第一半导体芯片110至第四半导体芯片140的下部中，且在第一半导体芯片110至第四半导体芯片140之间将第一组穿通芯片通孔至第四组穿通芯片通孔TSV00至TSV03、TSV10至TSV13、TSV20至TSV23以及TSV30至TSV33耦接。第一半导体芯片110至第四半导体芯片140包括第一组内部电路至第四组内部电路111至117、121至127、131至137以及141至147，分别与第一组穿通芯片通孔至第四组穿通芯片通孔TSV00至TSV03、TSV10至TSV13、TSV20至TSV23以及TSV30至TSV33中的每组穿通芯片通孔耦接。

这里，每组穿通芯片通孔TSV00至TSV03、TSV10至TSV13、TSV20至TSV23或TSV30至TSV33中的穿通芯片通孔被配置成以直线的形式对准，并且在第一半导体芯片110至第四半导体芯片140之间垂直地相互耦接。即，第一组穿通芯片通孔TSV00至TSV03垂直耦接，第二组穿通芯片通孔TSV10至TSV13垂直耦接，第三组穿通芯片通孔TSV20至TSV23垂直耦接，以及第四组穿通芯片通孔TSV30至TSV33垂直耦接。

第一内部电路至第四内部电路111至117、121至127、131至137以及141至147可以包括输入/输出电路。