[发明专利]数字示波器深存储设计方法

说明书

技术领域

本发明属电子测量仪器领域，尤其涉及一种数字示波器深存储设计方法。

背景技术

存储深度是对数字示波器存储采样点数的一个度量，是数字示波器的一项非常重要的指标。存储深度越大，就能够储存更多的采样点，包含更多的波形细节，提高数字示波器所捕获波形的质量。比如要对一个脉冲串行不间断捕捉，就要求数字示波器拥有足够的存储空间来保证整个事件被捕获。具有大存储深度的数字示波器叫深存储数字示波器，它具有同时分析高频和低频信号的能力。可见，深存储技术的不断提升，已成为数字示波器发展的重要的推动力量。

数字示波器存储深度做的比较大，一般也要在10MPTS以上。FPGA内部的RAM理论上可以作为深存储器，然而常用的FPGA的RAM资源都是很有限的，一般只有几兆Byte。而且，FPGA内部的RAM还要作为它用，所以这种方法不可取。采用外部容量较大的SRAM来充当深存储器也是一种可以实现的方法，但价格昂贵。

发明内容

本发明的技术效果能够克服上述缺陷，提供一种数字示波器深存储设计方法，其利用高速率的DDR2SDRAM作为深存储器，能够做到比较大的存储深度，既满足了指标又节约了成本，给深存储数字示波器的优化设计提供了平台。。

为实现上述目的，本发明采用如下技术方案：其包括如下步骤：

（1）数据写入DDR2SDRAM时，前端采样得到的数据经过前抽点后存入前FIFO进行暂存；

（2）每存到MCB核的一个突发长度的数据量就写入MCB核内部的写数据FIFO中，直到写入足够的数据；

（3）数据从DDR2SDRAM读出时，MCB核控制DDR2SDRAM将数据读出到它的读数据FIFO中；

（4）然后经过后抽点存入后FIFO中，最后由DSP从后FIFO把数据读走。

采集系统要实现双通道各1GSPS的采样率，深存储器就要对这个高速数据流进行存储。

设计中，进入前FIFO的250MSPS的32bit数据是采样、降速后得到的4个并行的点，（即8bit×4）中标明了后续传输中数据的位宽和速率.其中DDR2SDRAM的外部时钟为333MHz，由于它是双边沿传输数据，故而数据流为667MSPS。其他时钟使用的是166MHz，主要原则是后面数据读出的速率必须大于前面数据写入的速率，以免造成数据的丢失。整个DDR2读写以及刷新等过程都是由FPGA内部集成的MCBIP核控制的，只需要对MCB核进行正确设置即可。

本发明的数字示波器深存储设计方法就是采用这种分区交替存储的方式来设计数字示波器的深存储功能，并实现了深存储下预触发、后触发、停止展宽、平移、压缩等具体功能，且达到很好的效果。

附图说明

图1为本发明的深存储数据流程图；

图2为本发明的深存储触发地址产生原理图；

图3为本发明的分区交替存储产生原理图。

具体实施方式

本发明的数字示波器深存储设计方法，包括如下步骤：

（1）数据写入DDR2SDRAM时，前端采样得到的数据经过前抽点后存入前FIFO进行暂存；

（2）每存到MCB核的一个突发长度的数据量就写入MCB核内部的写数据FIFO中，直到写入足够的数据；

（3）数据从DDR2SDRAM读出时，MCB核控制DDR2SDRAM将数据读出到它的读数据FIFO中；

（4）然后经过后抽点存入后FIFO中，最后由DSP从后FIFO把数据读走。

深存储触发地址设计：

本发明最核心的任务就是DDR2SDRAM读写控制，具体操作由MCB核完成，对于FPGA内部设计的关键就是根据系统需求产生正确的触发地址。下面就说明这个深存储触发地址产生原理，这里仅以预触发为例，后触发的深存储原理可以以此类推。