[发明专利]一种PNPN型ESD保护器件及ESD保护电路

说明书

技术领域

本发明涉及集成电路静电放电（ESD–Electrostatic Discharge）保护领域，尤其涉及一种PNPN型ESD保护器件及ESD保护电路。 

背景技术

静电放电（ESD）现象广泛存在于自然界中，它也是引起集成电路产品失效的重要原因之一。集成电路产品在其生产制造及装配过程中很容易受到静电放电的影响，造成产品的可靠性降低，甚至损坏。因此，研究可靠性高和静电防护性能强的静电放电防护器件和防护电路对提高集成电路的成品率和可靠性具有不可忽视的作用。 

根据静电放电产生的原因及其对集成电路放电方式的不同，静电放电通常分为以下四种模式：HBM（人体放电模式），MM（机器放电模式），CDM（组件充电放电模式），FIM（电场感应模式）。其中，HBM和MM模式是最常见的也是工业界最为关心的两种静电放电模式。当集成电路发生静电放电现象时，大量电荷瞬间流入芯片的引脚，这些电荷产生的电流通常可达几个安培大小，在该引脚处产生的电压高达几伏甚至几十伏。较大的电流和较高的电压会造成芯片内部电路的损坏和器件的击穿，从而导致电路功能的失效。因此，为了防止芯片遭受到ESD的损伤，就需要对芯片的每个引脚都要进行有效的ESD防护。通常，ESD保护器件的设计需要考虑两个方面的问题：一是ESD保护器件要能够泄放大电流；二是ESD保护器件要能在芯片受到ESD冲击时将芯片引脚端电压箝制在安全的低电压水平。 

通常用作ESD保护的器件主要有二极管、GGNMOS（栅接地的NMOS）、可控硅（SCR）等。但是，在某些特殊电路和特殊应用中，需要ESD保护器件的击穿电压较高，电流泄放能力较强，同时还需要提供到地端的双向ESD保护能力，因此，研究特殊的ESD保护器件和保护电路来满足这些要求，是本申请人致力于解决的问题。 

发明内容

本发明的目的在于克服现有技术的缺陷而提供一种PNPN型ESD保护器件及ESD保护电路，保护器件具有较高的正向击穿电压和更高的反向击穿电压，保护电路可以实现双向ESD保护。 

实现上述目的的技术方案是： 

本发明之一的PNPN型ESD保护器件，包括P型衬底，所述P型衬底内设有N型埋层，N型埋层上注有深N阱，所述深N阱内注有第一N+区、第一P+区、第二N+区和低压P阱，所述低压P阱内注有N型漂移区和第二P+区，所述N型漂移区内注有第三N+区，其中： 

所述P型衬底、深N阱和低压P阱上均覆盖有氧化隔离层； 

所述第二N+区横跨在所述深N阱内低压P阱的左边边界上。 

在上述的PNPN型ESD保护器件中，所述第一P+区引出一个器件端口A，所述第三N+区和第二P+区共同引出另一个器件端口B。 

本发明之二的基于本发明之一ESD保护器件的ESD保护电路，外接被保护芯片的端口，包括至少两个ESD保护器件，其中： 

每个ESD保护器件中的第一P+区引出一个器件端口A，第三N+区和第二P+区共同引出另一个器件端口B； 

至少一个ESD保护器件的A端接被保护芯片的端口，B端接地； 

至少另一个ESD保护器件的A端接地，B端接被保护芯片的端口。 

在上述的ESD保护电路中，所述的被保护芯片与各个ESD保护器件共用接地端。 

本发明的有益效果是：本发明的PNPN型ESD保护器件实现工艺兼容与业界常用的BCD工艺及高压CMOS工艺，具有较高的正向击穿电压和更高的反向击穿电压，因此适用于一些高压电路接口的ESD保护。本发明的ESD保护电路通过将至少二个PNPN型ESD保护器件正、反接于被保护电路接口和地端，可实现保护接口到地端的双向ESD保护。 

附图说明

图1是本发明之一的PNPN型ESD保护器件的剖面图； 

图2是本发明之一的PNPN型ESD保护器件的等效结构图； 

图3是本发明之二的ESD保护电路的电路图。 

具体实施方式

下面将结合附图对本发明作进一步说明。 

请参阅图1，本发明之一的PNPN型ESD保护器件，用于集成电路ESD保护，包括P型衬底116，该P型衬底116内设有N型埋层102，N型埋层102上注有深N阱101，深N阱101内注有第一N+区104、第一P+区105、第二N+区106和低压P阱103，低压P阱103内注有N型漂移区109和第二P+区108，N型漂移区109内注有第三N+区107，其中：