[发明专利]异构高速串行接口系统架构

说明书

本发明的一个实施例涉及一种具有多个四通道串行接口模块的集成电路。多个四通道串行接口模块中的每个四通道串行接口模块包括：第一物理媒介附属（PMA）通道电路、与第一PMA通道电路相邻的第二PMA通道电路、与第二PMA通道电路相邻的第三PMA通道电路、与第三PMA通道电路相邻的第四PMA通道电路、以及可编程地耦合至第一PMA通道电路、第二PMA通道电路、第三PMA通道电路和第四PMA通道电路中的每个PMA通道电路的至少一个锁相环（PLL）电路。也公开了其它实施例和特征。

技术领域

本发明总体涉及一种串行接口。

背景技术

高速串行数字通信的重要性在不断提高。用于这种通信的不同工业标准的数目也在增大。可编程逻辑器件（“PLD”）技术允许对一个共用硬件设计（在集成电路中体现）编程以满足许多不同应用的需要。可以以低成本大量制造具有给定硬件设计的PLD。每个用户随后对这种PLD编程以满足用户的特定需要。用户无须进行定制集成电路设计，该定制集成电路设计具有伴随的高成本、延迟、以及如果随后需要修改时修正困难的问题。

为了促进在涉及高速串行数字通信的应用中使用PLD，将需要为PLD提供高速串行接口（“HSSI”）电路装置。然而，存在大量高速串行通信标准，或者PLD的用户可能希望采用的稍微相关的但是或许非标准的协议。在PLD上包括大量不同HSSI电路将是浪费的和不经济的，并且如果待支持的标准或协议的数目变得非常大时这是非常困难或者甚至无法实现的。另一方面，在若干不同版本（每个具有不同HSSI电路装置以满足不同HSSI标准或协议）中制造相同的基本PLD电路装置也是不经济的，这是因为这与另外与大量制造一个共用PLD电路设计相关联的“规模经济”效益相反。

发明内容

一个实施例涉及一种集成电路，该集成电路具有多个四通道串行接口模块。多个四通道串行接口模块中的每个四通道串行接口模块包括在集成电路的物理布局中以线性布置相互邻近地布置的四个物理媒介附属（physical medium attachment,PMA）通道电路。模块进一步包括可编程地耦合至四个PMA通道电路中的每个PMA通道电路的至少一个锁相环（PLL）电路。

另一实施例涉及一种四通道串行接口电路模块。模块包括在集成电路的物理布局中以线性布置相互邻近地布置的四个PMA通道电路。模块进一步包括至少一个PLL电路。四个PMA通道电路中的至少一个PMA通道电路可编程为数据通道配置与时钟乘法器单元配置之一。

另一实施例涉及一种对集成电路编程的方法。对多个四通道串行接口模块编程以实施多个不同串行接口协议，多个四通道串行接口模块中的每个四通道串行接口模块具有四个PMA通道电路、可编程地耦合至四个PMA通道电路的四个PCS电路，以及可编程地耦合至四个PMA通道电路的至少一个锁相环（PLL）电路。

也公开了其它实施例和特征。

附图说明

图1是描绘根据本发明实施例的在集成电路上的四通道高速串行接口模块的示意图。

图2是描绘根据本发明备选实施例的在集成电路上的四通道高速串行接口模块的示意图。

图3是描绘根据本发明实施例的包括多个四通道高速串行接口模块的集成电路的示意图。

图4是描绘根据本发明备选实施例的包括多个四通道高速串行接口模块的集成电路的示意图。

图5描绘根据本发明实施例的可拆分（fracture-able）锁相环（PLL）电路。

图6示出根据本发明实施例的用于分配PLL电路的输出的示例时钟网络。

图7示出根据本发明实施例的用于分配时钟乘法器单元的输出的示例时钟网络。

图8是可以被配置为实施本发明实施例的示例性现场可编程门阵列（FPGA）的简化局部框图。