[发明专利]延迟线环形振荡器装置

说明书

技术领域

本发明是有关于一种延迟线退化保护结构，尤其是具有内建的环形振荡器装置，且特别是有关于一种系统中延迟线环形振荡器装置。

背景技术

当时脉路径包括用来进入非对称应力状态的延迟锁相回路电路的时脉时间未转态时，尤其是包括缓慢退出省电、自动更新或任何延迟锁相回路电路重新启动的操作状态之后。希望不要进入一段很长时间的非时脉状态，或是希望随机事件持续时间的偶数/奇数数量被平衡。

在动态随机存取存储器(Dynamic Random Access Memory，简称：DRAM)的应用中，对于上述所提到的问题中，会有责任周期退化以及由于应力不匹配而造成数据信号至时脉信号偏离(tDQSCK)的时间偏移这两种情况。同样的问题在时脉分布树中也会发现。当考虑服务器领域应用的随机性时，上述的问题会严重地影响DRAM的生命期。

发明内容

本发明提供一种为了延伸可靠性生命期概念的延迟线环形振荡器装置。

本发明所提供的延迟线环形振荡器装置包括双门逻辑电路、缓冲器、时脉输入缓冲器以及延迟锁相回路电路。双门逻辑电路具有三个输入端与一个输出端。三个输入端中的两个输入端分别地接收时脉致能信号与特定模态信号，第三个输入端接收延迟时脉输出信号或细微延迟输出信号。双门逻辑电路在时脉致能信号、特定模态信号以及延迟时脉输出信号与细微延迟输出信号中其中一个信号上执行逻辑操作，用以在双门逻辑电路的输出端上产生模态选择信号。缓冲器接收模态选择信号并依据模态选择信号与控制信号产生反馈信号。时脉输入缓冲器接收反馈信号与输入时脉信号。时脉输入缓冲器依据反馈信号决定是否传输输入时脉信号至时脉输入缓冲器的输出端。延迟锁相回路电路接收并延迟在时脉输入缓冲器的输出端上的信号，为了产生延迟时脉输出信号。其中，反馈信号的频率依据控制信号而被调整。

在本发明的一实施例中，上述的双门逻辑电路为与或反向器(AOI)门。该与或反向器门具有与非输入端、第一或输入端、第二或输入端与及或反向器输出端。与非输入端接收时脉致能信号，第一或输入端接收特定模态信号，第二或输入端接收延迟时脉输出信号或细微延迟输出信号。

在本发明的一实施例中，上述的时脉输入缓冲器为与非门。与非门具有第一输入端、第二输入端以及输出端。与非门的第一输入端接收反馈信号，与非门的第二输入端接收输入时脉信号，与非门的输出端耦接至延迟锁相回路电路。

在本发明的一实施例中，延迟锁相回路电路为粗略延迟锁相回路电路。

在本发明的一实施例中，上述的延迟线环形振荡器装置还包括细微延迟锁相回路电路，其输入端耦接至粗略延迟锁相回路电路。细微延迟锁相回路电路由粗略延迟锁相回路电路接收粗略延迟输出信号对。细微延迟锁相回路电路依据粗略延迟输出信号对产生细微延迟输出信号。

在本发明的一实施例中，上述的延迟线环形振荡器装置还包括或非门。或非门耦接至双门逻辑电路。其中，或非门接收省电信号、自动更新信号以及用于负偏压温度不稳定性(NBTI)测试模态的信号。或非门被用以产生特定模态信号。

在本发明的一实施例中，上述的缓冲器包括以串联方式耦接的多个非门。第一个非门接收模态选择信号，最后一个非门产生反馈信号。在每一个非门中，多个门延迟中的每一个门延迟是通过控制信号所控制。

在本发明的一实施例中，上述的每一个非门包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一开关以及第二开关。第一晶体管具有第一端、第二端以及控制端。第一晶体管的第一端耦接至第一参考电压，第一晶体管的控制端为非门的输入端。第二晶体管具有第一端、第二端以及控制端。第二晶体管的控制端耦接至第一晶体管的控制端，第二晶体管的第二端耦接至第二参考电压。第三晶体管具有第一端、第二端以及控制端。第三晶体管的第一端耦接至第一晶体管的第二端，第三晶体管的第二端为非门的输出端。第一开关耦接于非门的输入端与第三晶体管的控制端两者之间。第一开关依据控制信号，被用来连接第三晶体管的控制端至非门的输入端或至第二参考电压。第四晶体管具有第一端、第二端以及控制端。第四晶体管的第一端耦接至非门的输出端，第四晶体管的第二端耦接至第二晶体管的第一端。第二开关耦接于非门的输入端与第四晶体管的控制端两者之间。第二开关依据控制信号，被用来连接第四晶体管的控制端至非门的输入端或至第一参考电压。

在本发明的一实施例中，上述的非门还包括第一电容器与第二电容器。第一电容器耦接于每一个非门的输出端与该第一参考电压两者之间。第二电容器耦接于每一个非门的输出端与第一参考电压两者之间。