[发明专利]高速存储器

权利要求书

1.一种高速存储器，其特征在于，所述高速存储器包括：充电电路，锂电池，低漏电储存电路和读/写控制电路；

所述充电电路连接于电源与所述锂电池之间，用于为所述锂电池充电；当所述电源断开时，切断所述锂电池的漏电通路；

所述读/写控制电路连接于电源和低漏电储存电路，当所述电源导通时，用于低漏电储存电路的读或写操作；

所述锂电池，当所述电源断开时，用于为所述低漏电储存电路供电，所述低漏电储存电路保持存储信息。

2.如权利要求1所述的高速存储器，其特征在于，所述充电电路包括恒压控制电路。

3.如权利要求2所述的高速存储器，其特征在于，所述恒压控制电路包括运算放大器及分压电路；所述分压电路对锂电池端的电压进行检测，所述运算放大器的正相输入端连接至参考电压，所述运算放大器的反相输入端连接至分压电路。

4.如权利要求1所述的高速存储器，其特征在于，所述低漏电储存电路包括：第一反相器（INV1）和第二反相器(INV2)，所述第一反相器（INV1）的输出端连接至第二反相器（INV2）的输入端；通过所述锂电池为所述第一反相器（INV1）和第二反相器（INV2）供电。

5.如权利要求4所述的高速存储器，其特征在于，所述读/写控制电路包括第三反相器（INV3）、施密特触发器、第一开关（S1）和第二开关（S2）；

所述第三反相器（INV3）的输入端连接至写入信息端（DI），所述第三反相器（INV3）的输出端和写使能信号（WE）连接至第一开关（S1）的一端，所述低漏电储存电路连接至第一开关（S1）的又一端，所述第二开关（S2）的一端连接至所述低漏电储存电路，所述第二开关（S2）的又一端连接至施密特触发器的输入端，所述施密特触发器的输出端连接至输出信息端（DO），电源电压为第三反相器（INV3）和施密特触发器供电，电源电压大于所述锂电池端的电压；

第三反相器（INV3）的输出电流能力强于第二反相器（INV2），第三反相器（INV3）改写低漏电储存电路的信息。

6.如权利要求4或5所述的高速存储器，其特征在于，所述高速存储器包括至少一组所述的低漏电储存电路和读/写控制电路。

7.如权利要求1所述的高速存储器，其特征在于，所述高速存储器包括：可编程逻辑单元；

所述可编程逻辑单元连接至低漏电储存电路的数据端（DATA）；通过低漏电储存电路的数据端确定所述可编程逻辑单元输入信号和输出信号的关系。

8.如权利要求7所述的高速存储器，其特征在于，所述可编程逻辑单元包括：第三开关（S3）、第四开关（S4）、第五开关（S5）、第六开关（S6）、第七开关（S7）、第八开关（S8）、反相器（INV1）、第一输入信号端（A）、第二输入信号端（B）和输出信号端（C）；

所述低漏电储存电路数据端（DATA）与第四开关（S4）的一端、反相器（INV1）的输入端、第五开关（S5）的控制端、第八开关（S8）的控制端相连；所述反相器（INV1）的输出端与第七开关（S7）的控制端、第三开关（S3）的控制端第六开关（S6）的控制端相连；

当低漏电储存电路数据端（DATA）为第一电平，所述第四开关（S4）、第五开关（S5）、第八开关（S8）导通，所述第三开关（S3）、第六开关（S6）、第七开关（S7）关断，可编程逻辑单元的逻辑关系为

当低漏电储存电路数据端（DATA）为第二电平，所述第四开关（S4）、第五开关（S5）、第八开关（S8）关断，所述第三开关（S3）、第六开关（S6）、第七开关（S7）导通，可编程逻辑单元的逻辑关系为

9.如权利要求8所述的高速存储器，其特征在于，所述可编程逻辑单元还包括：第一NMOS晶体管（NM1）、第二NMOS晶体管（NM2）、第一PMOS晶体管（PM1）、第二PMOS晶体管（PM2）；

所述第一NMOS晶体管（NM1）的栅极与可编程逻辑单元的第一输入端(A)、第一PMOS晶体管（PM1）的栅极相连，第一NMOS晶体管（NM1）的源极与第四开关（S4）的一端、第六开关（S6）的一端相连，第一NMOS晶体管（NM1）的漏极与第三开关（S3）的一端、第五开关（S5）的一端、第二PMOS晶体管（PM2）的漏极、可编程逻辑单元的输出信号端（C）相连；所述第二NMOS晶体管（NM2）的栅极与可编程逻辑单元的第二输入端可编程逻辑单元的第二输入端（B）、第二PMOS晶体管（PM2）的栅极相连，第二NMOS晶体管（NM2）的源极和第四开关（S4）的一端接地，第二NMOS晶体管（NM2）的漏极与第六开关（S6）的一端、第五开关（S5）的一端相连；所述第一PMOS晶体管（PM1）的漏极与第八开关（S8）的一端、第三开关（S3）的另一端相连，第一PMOS晶体管（PM1）的源极与线电压（VCC）相连；所述第二PMOS晶体管（PM2）的源极与第八开关（S8）的又一端、第七开关（S7）的又一端相连。