[发明专利]一种适用于FPGA的可靠性评估方法和装置

说明书

技术领域

本发明涉及电路可靠性评估技术领域，具体地说，本发明涉及一种适用于FPGA的可靠性评估方法和装置。 

背景技术

SRAM型FPGA是目前市场上主流的FPGA电路结构，它在航天、医疗、汽车等领域均得到广泛的应用。但是，SRAM型FPGA在高能粒子的轰击下，容易发生软错误，既可能改变FPGA电路配置比特，造成电路拓扑逻辑错误，也可能改变FPGA触发器存储的逻辑值，导致电路运行状态错误。随着芯片制造工艺的不断进步，芯片特征尺寸越来越小，软错误发生所需的高能粒子轰击能量随之降低，导致FPGA的软错误发生率也越来越大。因此，在设计过程中，通常要对FPGA（例如SRAM型FPGA）进行可靠性评估，进而指导可靠性优化。 

FPGA可靠性评估方法主要分为两类：基于硬件模拟的可靠性评估和基于软件模拟的可靠性评估。基于硬件模拟的可靠性评估需要使用辐照等硬件设备，将FPGA芯片放置于辐照环境中，模拟FPGA芯片的实际工作环境，然后观察并分析FPGA芯片受到高能粒子轰击后的故障发生情况，从而评估出FPGA芯片的可靠性。这种方法需要价格高昂的设备，而且一般用于在电路设计后期评估可靠性。在电路设计前期，则难以通过硬件模拟的方式来指导电路可靠性优化。 

基于软件模拟的可靠性评估仅通过软件程序模拟FPGA电路发生故障的情况，无需搭建硬件辐照平台，且在电路网表生成后即可进行可靠性评估，所以能在电路设计初期为可靠性优化提供有效的指导。因此，FPGA可靠性评估主要使用基于软件模拟的方法。 

目前，基于软件模拟的可靠性评估主要采用的指标是软错误率SER(Soft Error Rate)。SER的计算公式如下： 

SER=Σi=1NFaultNERi*EPPi]]>

其中，N_Fault表示电路中待评估的故障总数。一般而言，FPGA电路中的每一条连线、每一个查找表(LUT,Look Up Table)都可能发生故障。如果查找表中发生了故障，那么这个查找表的输出线上就会出现故障值，因此可以直接看做连线上发生的故障，因此，可以通过分析连线的故障来分析FPGA整体的可靠性。NER_i(Node Error Rate)表示第i个故障的发生概率，它主要由辐照强度和故障位置对应的配置比特数目决定。辐照强度越大，高能粒子越多、能量越大，则FPGA受高能粒子轰击后发生故障的可能性越大。另一方面，故障位置对应的配置比特数目越多，故障发生的可能性也越大。例如，FPGA电路中的连线由多个配置比特决定，任意一个配置比特受高能粒子轰击而翻转，都会使该连线发生故障，因此，连线的配置比特数目越多，发生故障的可能性越大。EPP_i(Error Propagation Probability)表示第i个故障使电路失效的概率，它主要由电路拓扑逻辑决定。 

EPP计算方法可分为两类，分别是：基于蒙特卡诺的EPP计算法（下文中简称为蒙特卡诺法）和基于概率分析的EPP计算法（下文中简称为概率分析法）。 

基于蒙特卡诺法需要遍历所有待评估故障和输入向量，其流程如图1所示。具体地，蒙特卡诺法首先选取一个待评估故障F，然后遍历所有可能的输入向量，对于每个输入向量P，分析该输入向量P下故障F是否使电路失效，具体的分析方法是计算输入向量P下电路正常的输出结果，以及故障F下向量P输入电路后所得的输出结果，如结果不同则电路失效。这样遍历所有输入向量后，即可得出当前待评估故障的EPP。将第i个待评估故障的EPP记为EPP_i，则EPP_i的计算公式如下：