[发明专利]一种硬件容错电路

说明书

技术领域

本发明属于有线数字通信领域，具体为一种硬件容错电路。

背景技术

在硬件电路系统设计中，无法保证单板的软硬件系统不存在任何错误，因此单板的容错技术是必不可少的，一般使用硬件看门狗电路来检测单板的运行健康状态，如果出现任务挂起等软件或硬件异常，则可以自动重启单板，达到容错的目的。

XPC860系列芯片是通信领域广泛使用的一款多用途微控制器芯片。在目前通用的电路设计中，一般使用XPC860系列芯片内置的看门狗模块或者是使用专用电路芯片来完成单板的看门狗功能，实现硬件容错。但分析这两种硬件电路实现，发现存在以下一些不足。

a)芯片内置看门狗采用内部寄存器控制，时钟分频因子以及计数值有限制，看门狗控制程序和应用程序之间有较紧密的联系，且无法进行合理调整，会导致应用程序功能受到约束。如XPC866芯片工作时钟处于100MHz情况下，最长喂狗时间间隔约为1.35秒，不利于完成嵌入式操作系统启动时相关的程序代码。

b) XPC860系列芯片内置的看门狗模块的控制非常严格，每次芯片硬件重启后只能打开或者关闭看门狗1次，不能灵活处理看门狗的开启、关闭，不利于单板应用软件的功能调试和集成。

c) 如果使用外置专用电路芯片来完成单板的看门狗功能，则喂狗时间间隔一般为确定值，如典型值在1.6s左右，无法实现动态的喂狗时间间隔以匹配单板在不同时期的容错需求。

发明内容

本发明的目的在于克服上述不足，提供一种可灵活控制、可动态调整喂狗时间间隔参数的硬件容错电路。

为实现上述技术目的，本发明提供的方案是：一种硬件容错电路，包括设有CPU的单板，所述CPU芯片具有一个硬件复位管脚、两个通用输入输出管脚和一组本地总线引脚。

所述CPU芯片的硬件复位管脚、两个通用输入输出管脚和本地总线引脚分别直接联接到CPLD芯片。

所述单板上的一条周期脉冲输入信号线联接到CPLD芯片，此周期脉冲输入信号线可以选用该单板上已有的一种周期脉冲信号，常见的情况是使用单板上一个时钟信号

而且，所述CPLD芯片包括计数器模块、复位脉冲发生器模块和计数上限寄存器模块，计数上限寄存器模块分别与本地总线、计数器模块联接，所述CPU芯片的一个通用输入输出管脚分别联接计数器模块和复位脉冲发生器模块，所述CPU芯片的另一个通用输入输出管脚联接计数器模块，所述单板上的周期脉冲输入信号线分别联接计数器模块和复位脉冲发生器模块，计数器模块与复位脉冲发生器模块联接。

而且，所述计数器模块包含高电平计数器和低电平计数器两个计数器。

而且，所述CPU芯片是XPC860系列芯片。

本发明具有如下优点：1、可将喂狗信号周期典型值灵活控制在100ms-4s之间，可根据喂狗信号变化周期的时间要求动态调整喂狗时间间隔参数，以适配不同的应用场景；2、可与包括XPC860系列芯片在内的多种CPU配套使用，只要该CPU芯片能提供一个硬件复位管脚、两个通用输入输出管脚以及一组本地总线引脚即可实现，兼容性高。

附图说明

图1为本发明容错电路设计图。

图2为本发明容错电路的CPLD功能原理框图。

图3为本发明容错电路的工作时序图。

图4为本发明容错电路的计数上限寄存器读时序图。

图5为本发明容错电路的计数上限寄存器写时序图。

具体实施方式

下面结合附图及实施例对本发明作进一步说明。

本实施例提供一种硬件容错电路，如图1所示，包括设有CPU的单板，所述CPU芯片具有一个硬件复位管脚（下文称HReset）、两个通用输入输出管脚（下文称GPIO）和一组本地总线引脚。

所述CPU芯片的HReset、两个GPIO和本地总线引脚分别直接联接到CPLD芯片。CPU芯片通过控制两个GPIO管脚输出高低电平来控制CPLD的内部看门狗电路工作，这两个GPIO在分别称作WDFeed和WDEnable，分别完成喂狗和看门狗启停控制功能。CPU芯片通过控制本地总线信号实现对CPLD内部看门狗控制寄存器的操作。

所述单板上的一条周期脉冲输入信号线（下文称WDClk）联接到CPLD芯片，此周期脉冲输入信号可以选用该单板上已有的一种周期脉冲信号，常见的情况是使用单板上一个时钟信号。