[发明专利]一种动态误差补偿的跟踪和保持电路在审

专利信息
申请号: 201310611475.X 申请日: 2013-11-26
公开(公告)号: CN103647555A 公开(公告)日: 2014-03-19
发明(设计)人: 不公告发明人 申请(专利权)人: 苏州贝克微电子有限公司
主分类号: H03M1/12 分类号: H03M1/12;H03F3/45
代理公司: 暂无信息 代理人: 暂无信息
地址: 215011 江苏省苏州*** 国省代码: 江苏;32
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摘要:
搜索关键词: 一种 动态 误差 补偿 跟踪 保持 电路
【说明书】:

技术领域:

本发明跟踪和保持电路。更特别地,本发明涉及的电路和方法用来补偿跟踪和保持电路中的动态误差。一个跟踪和保持电路(有时也被称作采样保持电路),通常以两种模式工作,一种是跟踪模式(例如跟踪)一个输入信号,一种是保持模式,随着输入信号接收之前进入保持模式,通常地产生和跟踪一个具有相同电压的输出信号。一个跟踪和保持电路通常包括一个与电容串联耦合的开关。在跟踪模式时,开关通常是闭合的(例如导电),在保持模式是打开的(例如不导电)。在跟踪模式时,电容充电到输入信号电压水平。在保持状态,电容通常远离任何负载并且提供一个固定的输出电压信号。 

背景技术:

跟踪和保持电路通常使用在离散时间系统的前端,例如,模拟数字转换器(A/D)。在模拟数字转换期,如此转换器需要一个相对连续的输入信号。如果模拟输入信号连续改变,这可能是难以获得的,例如,当模拟输入信号是一个正弦波。一个跟踪和保持电路可能提供一个拥有表明跟踪的模拟信号的连续的输入信号的A/D转换器。A/D可能测量和转换这些连续的信号来占用N位数字信号。 

跟踪和保持电路的开关通常包括一个MOS(金属-氧化物-半导体场效应晶体管),特别是包括一个CMOS(或MOS)器件。一个CMOS器件包括一个PMOS(P型MOS)FET和一个NMOS(N型MOS)FET。MOS选为开关,由于他们的偏压通常是零。 

理想情况下,通过一个跟踪和保持电路闭合的开关的压降应该为零。如果压降不为零,电容电压不等于输入信号电压。这个可能输出电压信号电压误差,这可能会导致A/D转换中的错误。 

MOS在高频输入信号中可以出现压降。由于MOS开关中线性电阻值和电容值的存在,这些压降会出现。在一个跟踪和保持电路(具有一个MOS开关)的输出信号中,会有类似的错误,例如,一个20MHz的1伏AC输入信号的电压大约为0.5伏。如此一个输出信号错误可能引起A/D转换错误。此外,一个MOS开关的线性电阻值和电容值的存在随输入电压幅度而改变。因此,误差的数量通常是动态的,误差的补偿是困难的。 

鉴于上述,宜提供电路和方法来弥补电路例如跟踪和保持电路中由压降引起 的动态误差。 

发明内容:

本发明的一个目的是提供电路和方法用来补偿通过电路例如一个跟踪和保持电路的压降的动态误差。 

本发明的技术解决方案: 

根据本发明的发明原则,提供电路和方法用来补偿通过电路,特别是一个跟踪和保持电路的压降的动态误差。在这些电路中,一个电压V被应用到与电容串联耦合的开关上。电容应该给电压V充电,但减去通过闭合(例如导电)开关的压降。在本发明的一个具体体现中,通过闭合开关的压降被测量并且增加到由电容提供的电压上。电压实质上等于应用到开关的电压。跟踪和保持电路的结果是输出信号电压,即电容提供,实质上等于输入信号电压。在另一个体现中,通过闭合开关的压降不断被测量,然后,在一个给定的时间,测量的电压和输入信号被采样。被采样的压降然后被增加到由电容提供的电压上。并且,跟踪和保持电路中的结果是输出信号电压实质上等于采样输入信号电压。 

对比专利文献:CN202385060U误差运算放大器201120566884.9 

附图说明:

本发明上面和其它的目的和优势在详细考虑下面的描述中将会体现,结合图纸,参考字符指零器件: 

图1是一个典型的跟踪和保持电路的线路图; 

图2A和2B是一个CMOS开关和它的等效电阻的电路图以及电容电路; 

图3A和3B是图2B CMOS开关等效电路的非线性电阻和电容波形的一般插图; 

图4是一个说明对通过开关的压降的电容电压的影响的线路图; 

图5是通过本发明与一部分电路一起使用的动态补偿电路的第一示例性实施例的电路框图; 

图6是通过本发明与一部分电路一起使用的动态补偿电路的第二示例性实施例的电路框图; 

图7是通过本发明与一部分电路一起使用的动态补偿电路的第三示例性实施例的电路框图; 

图8是通过本发明与一部分电路一起使用的动态补偿电路的第四示例性实施例的电路框图; 

图9是通过本发明的图8动态误差补偿电路的一个更进一步的电路框图; 

图10是通过本发明的图9动态误差补偿电路的一个更进一步的电路框图; 

图11是通过本发明的图6一个差分版本的电路框图; 

图12是通过本发明的图7一个差分版本的电路框图; 

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