[发明专利]平面工艺下的三维集成电路及其制造方法

说明书

【技术领域】

本发明涉及电路设计领域，特别涉及一种平面工艺下的三维集成电路及其制造方法。

【背景技术】

模拟电路中经常会需要较大的电阻和电容构建时间常数较大的RC(电阻电容)滤波电路。例如LED(light-emitting diode)背光驱动电路中，调光电路会采用较大的RC滤波电路，来产生与PWM（Pulse Width Modulation）调光信号的占空比成正比的输出电压，如图1所示。图1中，REF为基准电压，DPWM为PWM调光信号，VDIM为输出电压信号。VDIM的电压与DPWM的占空比成正比。如果以VDIM为参考电压来调整LED电流信号，则可以实现DPWM对LED电流的线性控制，从而控制LED的亮度。其他应用中，也可能采用RC滤波电路来减小信号高频噪声。一般这些应用中电阻值和电容值都很大，会占用很大的芯片面积。一般电阻由高阻多晶硅电阻构成，电容可以采用MOS(Metal Oxide Semiconductor)电容或PIP（Poly-Insulator-Poly:多晶硅-绝缘层-多晶硅）电容。这种情况在版图设计中现有技术通常分别放置电阻和电容，即电阻和电容分别独立占用两块不同的芯片区域。

如果采用PIP电容，肯定无法做到PIP电容与高阻多晶硅电阻重叠放置，因为PIP同时会用到高阻多晶硅那层多晶硅。采用MOS电容，现有技术也无法实现重叠放置。如图2a和2b所示，MOS电容的结构如图2a所示，中间的斜线填充区域210为第一多晶硅区，沿第一多晶硅区四周分布的小方框为接触孔220，实线框230和第一多晶硅区之间的区域为有源区。虚线框240以内的区域都是离子注入区，对于NMOS电容来说，可以在离子注入区进行N+注入以在有源区的位置形成所述N+有源区，对于PMOS电容来说，可以在离子注入区进行P+注入以在有源区的位置形成所述P+有源区。现有技术中通常都是采用自对准工艺，为了让有源区紧贴沟道区（第一多晶硅区下面对应的区域），所以一般都是将有源区、沟道区（栅极）全都注入N+或P+。图2b为第二多晶硅形成的多晶硅电阻。

如果简单的将第二多晶硅形成的多晶硅电阻重叠到图2b中的MOS电容上，由于按照标准工艺在离子注入区240进行N+或P+离子注入是发生在第二多晶硅形成之后，因此在离子注入区进行N+或P+离子注入时会将注入到第二多晶硅形成的高阻电阻上，使得高阻电阻变为低阻电阻，例如方块电阻值由2000欧姆/方块变为18欧姆/方块。

因此，有必要提出一种改进的技术方案来克服上述问题。

【发明内容】

本发明的目的在于提供一种集成电路，其可以在平面集成电路工艺中实现MOS电容和高阻电阻的区域共享，减小了芯片面积，降低了成本。

本发明的目的在于提供一种集成电路的制造方法，其可以在平面集成电路工艺中实现MOS电容和高阻电阻的区域共享，减小了芯片面积，降低了成本。

为了解决上述问题，根据本发明的一个方面，本发明提供一种集成电路，其包括：形成于基底上的MOS电容，其中所述MOS电容包括作为第一电极的第一多晶硅区、作为第二电极的有源区和沟道区以及位于第一多晶硅区和沟道区之间的介质区，其中第一多晶硅区、介质区、沟道区依次从上到下的相对应，有源区位于所述沟道区的周边；和形成于MOS电容的第一多晶硅区上方的由第二多晶硅区形成的多晶硅电阻，第二多晶硅区和第一多晶硅区之间形成有氧化层，第二多晶硅区在基底上的投影完全包含在第一多晶硅区在基底上的投影内。

进一步的，形成多晶硅电阻的第二多晶硅区小于形成MOS电容的第一电极的第一多晶硅区，MOS电容的有源区是在形成第二多晶硅区后在离子注入区上进行N型或P型离子注入形成的，其中离子注入区域在基底上的投影与第二多晶硅区在基底上的投影无交叠，并且与第一多晶硅区在基底上的投影的边缘交叠。

进一步的，所述集成电路还包括有压焊区，所述MOS电容和多晶硅电阻位于所述压焊区的下方以使得MOS电容和电阻在基底上的投影与所述压焊区在基底上的投影相重叠。下方设有MOS电容和多晶硅电阻的压焊区为接地的压焊区。

进一步的，所述MOS电容的一个电极接地，另一个电极接所述多晶硅电阻的一端，所述MOS电容和所述多晶硅电阻构成RC滤波电路。MOS电容的第一电极接地。