[发明专利]航空发动机数字电子控制器双通道主备逻辑切换电路

权利要求书

1.航空发动机数字电子控制器双通道主备逻辑切换电路，其特征是，包括两个相同的数控通道，其中，每个数控通道包括422电平差分接收驱动电路[1]、FPGA电路[2]、422电平差分发送驱动电路[3]、晶振[4]，本通道的422电平差分接收驱动电路[1]接收对方通道的主控状态信号，实现电平差分输入处理，在FPGA电路[2]内部经过逻辑差分输入处理后，在本通道晶振[4]的节拍下延时滤波，汇同其他外部逻辑切换信号共同作为本通道与非门的多逻辑输入，经过与非门的通道切换逻辑再输出本通道的主控状态信号，主控状态信号经过FPGA电路[2]的逻辑差分输出处理，在外部经过422电平差分发送驱动电路[3]实现电平差分输出处理，信号发送至对方通道的电平差分接收驱动电路。

2.如权利要求1所述的航空发动机数字电子控制器双通道主备逻辑切换电路，其特征是，所述的电平差分输入处理为：本通道的422电平差分接收驱动电路接收对方通道的四个主控状态信号SB_H+、SB_H-和SB_L+、SB_L-，电平差分对SB_H+和SB_H-经422电平接收驱动后输出SB_H*，SB_L+和SB_L-经422电平接收驱动后输出SB_L*。

3.如权利要求1所述的航空发动机数字电子控制器双通道主备逻辑切换电路，其特征是，所述的FPGA电路[2]内部逻辑差分输入处理为：逻辑差分对SB_H*和SB_L*经过FPGA内部差分逻辑处理获得对方通道的主控状态信号SB*。

4.如权利要求1所述的航空发动机数字电子控制器双通道主备逻辑切换电路，其特征是，所述的本通道晶振[4]的节拍下延时滤波为：输入本通道晶振的时钟信号，设置若干个比特的滤波寄存器，在时钟信号的节拍下，将待延时滤波的输入信号SB*移位进入滤波寄存器，当滤波寄存器中的全部比特均为逻辑1时，滤波寄存器输出逻辑1，当滤波寄存器中的全部比特均为逻辑0时，滤波寄存器输出逻辑0，否则滤波寄存器保持前一拍的输出。

5.如权利要求1所述的航空发动机数字电子控制器双通道主备逻辑切换电路，其特征是，所述的其他外部逻辑切换信号包括：复位信号、手动切换信号、CPU允许输出切换信号、电源状态掉电切换信号。

6.如权利要求1所述的航空发动机数字电子控制器双通道主备逻辑切换电路，其特征是，所述的FPGA电路[2]的逻辑差分输出处理为：本通道FPGA切换逻辑输出本通道的主控状态信号SA*，在FPGA内部实现逻辑差分输出处理，产生逻辑差分对SA_H*和SA_L*。

7.如权利要求1所述的航空发动机数字电子控制器双通道主备逻辑切换电路，其特征是，所述的电平差分输出处理为：SA_H*经过422电平差分发送驱动电路，产生电平差分对SA_H+和SA_H-，SA_L*经过422电平差分发送驱动电路，产生电平差分对SA_L+和SA_L-。

8.如权利要求1所述的航空发动机数字电子控制器双通道主备逻辑切换电路，其特征是，通道切换逻辑由双稳态存储单元实现，包含分别位于两个数控通道的一个与非门；每个与非门的逻辑输入包括：复位信号、手动切换信号、CPU允许输出切换信号、电源状态掉电切换信号和互补的与非门的输出反馈信号，即对方通道的主控状态信号经延时处理后的信号；实施时：

每个通道的外部输入设置可以为：复位信号低电平有效，手动切换信号高电平有效，CPU允许输出切换信号高电平有效，电源状态掉电切换高电平有效；上述四个信号中只要任意一个有效，则本通道输出不主控；

当两个通道的复位信号低电平都有效期间，两个与非门的逻辑输入均包含有逻辑0输入，则两个与非门的逻辑输出均为1，双稳态存储单元处于非互补的不正常工作状态，即两个通道均不主控；

当两个通道的复位信号低电平同时撤销后，如果两个通道均无外部手动切换，本通道的CPU均运行正常，电源状态均正常，即两个与非门的逻辑输入均为逻辑1，由于反馈输入经过不同的滤波延时，使得其中一个与非门抢先输出逻辑0，并反馈输入给互补的与非门，使该门输出为逻辑1；双稳态存储单元快速进入正常的稳定工作状态；双通道退出竞争，其中一个通道处于主控状态。