[发明专利]半导体结构和制造方法

说明书

技术领域

本公开通常涉及半导体装置，更具体地，涉及在绝缘体上半导体（SOI）衬底上形成的具有外延的源极区和漏极区的场效应晶体管（FET）。

背景技术

随着各种集成电路部件的尺寸缩小，晶体管（例如FET）在性能和功耗方面都经历了显著的提升。这些提升可能很大程度上归因于其中所使用的部件的尺寸的缩小，其通常转化成减小的电容、电阻，以及增加的来自晶体管的电流通过量。然而，由装置尺寸的这种“经典”缩小带来的性能提升会引起外围电阻和寄生电容的增大。平面晶体管，例如金属氧化物半导体场效应晶体管（MOSFET），尤其适于用在高密度集成电路中。随着MOSFET和其他装置的尺寸减小，装置的源极区/漏极区、沟道区域、以及栅极电极的尺寸也减小。

具有短沟道长度的更小的平面晶体管的设计使得需提供非常浅的源极结/漏极结。为了避免注入到沟道中的杂质的横向扩散，浅结是必要的，因为这种扩散不利地有助于泄漏电流和差的击穿性能。为了可接受的短沟道装置的性能，通常要求厚度约为30nm至100nm的浅的源极/漏极结。绝缘体上半导体（SOI）技术可以形成高速浅结装置。此外，SOI装置通过减小寄生结电容提升性能。

在SOI衬底中，可以在硅衬底上形成包含二氧化硅的埋入氧化物（BOX）膜，并且在其上形成单晶硅薄膜。制造这样的SOI衬底的各种方法是已知的，其中一种是注氧隔离（SIMOX），其中氧被离子注入到单晶硅衬底中以形成BOX膜。形成SOI衬底的另一方法是晶片接合，其中具有氧化硅表面层的两个半导体衬底在氧化物表面接合在一起，以在这两个半导体衬底之间形成BOX层。

极薄绝缘体上硅（ETSOI）的硅层的厚度通常为3nm至10nm。ETSOI技术提供了极薄的硅沟道，其中在操作过程中多数载流子完全耗尽。

完全耗尽的CMOS技术（特别是薄SOI装置）的缩放需要抬升的源极/漏极（S/D）以减小外围电阻。常规的抬升的S/D具有在抬升的S/D和栅极之间寄生电容增大的缺点。此外，在一些装置结构中，例如，极薄SOI（ETSOI）中，扩展区电阻成为总外围电阻的主导组成部分。通过增厚扩展区域中的SOI可以降低扩展电阻。然而，在降低外围电阻和使寄生电容的增加最小化两个竞争的要求之间需要作出折衷。

装置尺寸缩小到25nm节点及以后，例如22nm节点，会导致外围电阻和寄生电容的增大。已经采取通过外延制造抬升的源极/漏极（RSD）来减小S/D电阻。抬升的RSD装置的两种类型包括垂直RSD和刻面（faceted）RSD。在给定的栅极节距下，垂直RSD已使得能够使用薄的间隔物从而增大硅化物至SD的接触面积。因此，有利地降低了接触电阻。这种配置的缺点是高的栅极至SD寄生电容。

刻面RSD装置提供了减小的栅极至SD的寄生电容的优点，但是需要硅化物间隔物以防止薄的SOI层完全硅化。该相对厚的间隔物减小了硅化物至SD的接触面积，并因此不利地增大了接触电阻。

图9示出了垂直RSD结构20的一个示例。该结构包括绝缘体上半导体（SOI）衬底，其包括第一半导体层22、绝缘体层24、以及第二半导体层26。第一半导体层22是厚度小于10nm（例如，6nm）的ETSOI层。在这个示例中，绝缘体层24是埋入氧化物（BOX）层。高k/金属栅极结构28形成在所述ETSOI层上。RSD区域30邻接所述ETSOI沟道区域。硅化物接触层32形成在所述RSD区域上。

图10示出了垂直刻面RSD结构36，其具有垂直RSD20中的某些相同部件。例如，可以使用原位掺硼（ISBD）和原位掺磷（ISPD）的刻面外延来形成RSD区域38。在结构36中需要包含例如氮化硅的第二硅化物间隔物40。结构36的高电阻率是由于降低的硅化物至SD的接触面积。可以在栅极电极上提供氮化物盖层。

概述

本公开的原则提供了用于提供具有低接触电阻并且还表现出低寄生电容的RSD结构的技术。这些原则还可以提供了具有改进功能性的其他FET结构。

根据第一示例性实施例，提供了一种方法，其包括：获得绝缘体上半导体衬底；在衬底上形成牺牲层；以及在衬底上形成掺杂的抬升的源极区和漏极区，每一抬升的源极区和漏极区具有顶表面和底表面。去除所述牺牲层，从而在所述抬升的源极区和漏极区之间形成间隔。所述方法进一步包括：横向刻蚀所述抬升的源极区和漏极区以形成从所述间隔延伸到所述抬升的源极区和漏极区的横向扩展的凹陷，以及用第一电介质材料填充所述间隔。