[发明专利]存储器装置与芯片上网络方法、设备及系统

说明书

本案是一件分案申请。本案的母案是国际申请号为PCT/US2009/001017、申请日为2009年2月18日、PCT申请进入中国国家阶段后申请号为200980105675.X、发明名称为“存储器装置与芯片上网络方法、设备及系统”的发明专利申请案。

相关申请案

本专利申请案主张2008年2月19日提出申请的第12/033,684号美国申请案的优先权权益，所述美国申请案以引用的方式并入本文中。

背景技术

许多电子装置，例如个人计算机、工作站、计算机服务器、主机及其它计算机相关设备(包含打印机、扫描仪及硬盘驱动器)利用提供大数据存储能力同时试图招致低功率消耗的存储器装置。非常适合在前述装置中使用的一个类型的存储器装置为动态随机存取存储器(DRAM)。

对存储器装置较大容量的需求继续增长而同时芯片大小限定限制了这些存储器装置的容量。个别存储器单元的组件所占用的表面积已稳定地减小，使得除减小栅极延迟之外可增加所述存储器单元在半导体衬底上的堆积密度。缩小装置表面积可导致降低制造良率，且增加用于连接DRAM装置内的众多库与其它装置的互连件的复杂性。另外，在小型化期间，互连件延迟不像栅极延迟一般按比例缩放。

附图说明

下文参照以下图式详细地描述本发明的各种实施例。

图1图解说明根据本发明各种实施例的存储器系统的框图。

图2图解说明根据本发明一些实施例的存储器装置的俯视图。

图3图解说明根据本发明一些实施例图1中所示的存储器系统的透视图。

图4图解说明根据本发明一些实施例与图1中所示的系统类似的系统的横截面图。

图5A图解说明根据本发明各种实施例图1中所示的存储器系统中使用的命令包的数据结构。

图5B图解说明根据本发明各种实施例图1中所示的存储器系统中使用的数据包的数据结构。

图6图解说明根据本发明一些实施例图3中所示系统的操作的方法的流程图。

图7图解说明显示根据本发明一些实施例耦合到处理器模块的存储器系统的示意图。

具体实施方式

存储器的表面积减小及随之发生的堆积密度增加可通过减小存储器阵列的水平特征大小来实现。在各种实施例中，此可通过形成显著三维存储器阵列以使所述存储器阵列除大体延伸跨越衬底表面以外还垂直延伸到衬底中及上面来实现。

图1图解说明根据本发明各种实施例的存储器系统100的框图。存储器系统100包含接口装置150，所述接口装置耦合到存储器装置110、120及处理器模块160。在一些实施例中，接口装置150包含彼此互连的路由元件153、154、155、156、157、158及159。在一些实施例中，接口装置150还包含DRAM控制器151及快闪控制器152。在一些实施例中，DRAM控制器151包含非页模式控制器。在一些实施例中，DRAM控制器151包含具备存储器命令总线优化的无序命令队列。在一些实施例中，DRAM控制器151可为可编程的且含有内置自我测试(BIST)以帮助存储器测试。

接口装置150是使用穿过存储器Z导通孔135及145提供的互连而分别耦合到存储器装置110、120。存储器Z导通孔是提供于存储器装置(110、120)内的开口，其允许垂直互连件部分地或完全地穿过存储器装置(110、120)，从而允许坐落于位于所述存储器装置内的特定存储器阵列上面及下面的存储器阵列之间的连接性。在一些实施例中，存储器Z导通孔135、145内的互连件包含128位数据总线。在一些实施例中，处理模块160包含处理器162、164、166及168，所述处理器是使用处理器Z导通孔172、174、176及178而分别耦合到路由元件153、155、156及158。在一些实施例中，处理模块160包含通用处理器或专用集成电路(ASIC)。在一些实施例中，处理模块160可包括单核处理器及/或多核处理器。