[发明专利]基板处理方法

说明书

（本申请是申请日为2011年03月25日、申请号为201110080938.5、发明名称为“基板处理方法”的申请的分案申请。）

技术领域

本发明涉及一种在具备有非晶碳膜的基板上形成图案形状作为掩模层的基板处理方法。

背景技术

公知一种在硅基材上层叠了含有氧化膜、有机膜的下层抗蚀剂膜、防止反射膜(BARC膜)等而得到的半导体设备用的晶片。在此，下层抗蚀剂膜作为对氧化膜进行蚀刻时的掩模层而发挥功能。

近年来，在半导体设备的小型化中，为了更微细地形成晶片表面上的电路图案，应用孔与孔之间较窄的窄间距结构。为了形成这样的窄间距结构的电路图案，在半导体设备的制造过程中，缩小含有有机膜的下层抗蚀剂膜(以下称为“掩模层”)中的图案的最小尺寸，并且需要将较小尺寸的开口部(孔)正确地转印到作为处理对象膜的氧化膜。

在将具备了作为这样的掩模层而发挥功能的非晶碳膜(以下称为“ACL膜”)的晶片作为处理对象的基板处理方法中，近年来，提出了一种技术即以较高蚀刻率且较高选择比对ACL膜进行蚀刻(例如参照专利文献1)。

专利文献1：日本特开2007-180358号公报

发明内容

发明要解决的问题

然而，在上述以往技术中，没有对防止产生掩模层中的孔截面的一部分扩大而成的弓形采取任何应对措施，作为掩模层的ACL膜的孔形状形成弓形形状，由此ACL膜的残膜量变得不充分，相邻孔之间的ACL膜倒下而堵塞孔开口部，结果是存在以下问题：招致无法对作为处理对象膜的氧化膜进行蚀刻的情况。

本发明的目的在于提供一种基板处理方法，防止产生孔截面的一部分扩大而成的弓形形状从而能够在掩模层上形成良好的垂直加工形状的孔，并且能够确保作为掩模层的充分的残膜量。

用于解决问题的方案

为了达到上述目的，本发明的方面1所述的基板处理方法将在处理对象层上层叠有掩模层和中间层的基板收容到处理空间内，在该处理空间内产生处理气体的等离子体，利用该等离子体对上述基板实施蚀刻处理，通过上述中间层和上述掩模层在上述处理对象层上形成图案形状，该基板处理方法的特征在于，具有掩模层蚀刻步骤，在该掩模层蚀刻步骤中，在上述处理空间内的压力设为7mTorr(9.31×10^-1Pa)以下，将上述基板的温度设为0℃以下，来对上述掩模层进行蚀刻。

本发明的方面2所述的基板处理方法的特征在于，在本发明的方面1所述的基板处理方法中，将用于产生上述等离子体的激发功率设为450W～800W。

本发明的方面3所述的基板处理方法的特征在于，在本发明的方面1或者2所述的基板处理方法中，上述处理空间内的压力为5mTorr(6.65×10^-1Pa)以下。

本发明的方面4所述的基板处理方法的特征在于，在本发明的方面1～3中的任一项所述的基板处理方法中，上述基板的温度为-10℃～-20℃。

本发明的方面5所述的基板处理方法的特征在于，在本发明的方面2～4中的任一项所述的基板处理方法中，上述激发功率为450W～550W。

本发明的方面6所述的基板处理方法的特征在于，在本发明的方面2～5中的任一项所述的基板处理方法中，将上述等离子体引入到上述基板的偏压功率为0W。

为了达到上述目的，本发明的方面7的基板处理方法将在处理对象层上层叠有掩模层和中间层的基板收容到处理空间内，

该处理空间形成于上部电极与下部电极之间，在该处理空间内产生处理气体的等离子体，利用该等离子体对上述基板实施蚀刻处理，通过上述中间层和上述掩模层在上述处理对象层上形成图案形状，该基板处理方法的特征在于，具有以下步骤：第一蚀刻步骤，将上述处理空间内的压力设为7mTorr(9.31×10^-1Pa)以下，将用于产生上述等离子体的激发功率设为450W～800W，并且对上述上部电极施加-150～-600v的直流电压，来对上述掩模层进行蚀刻；以及第二蚀刻步骤，将上述处理空间内的压力设为7mTorr(9.31×10^-1Pa)以下，将上述激发功率设为450W～800W，并且将对上述上部电极施加的直流电压设为0V，来对上述掩模层进行蚀刻。