[发明专利]半导体结构

说明书

技术领域

本发明是有关于一种半导体结构，特别是关于一种用于存储器装置上，包括接地线及位线的半导体结构。

背景技术

在金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)中，基体端(Body或Substrate)通常是与源极端(Source)等电位，源极-基体结(source-body junction)的电压为零。

然而，元件设计上可能会出现基体端与源极端并不直接相连的情形。如此一来，线路上额外的负载会使源极端会产生偏压V_S，进而改变晶体管的门坎电压(Threshold voltage，V_T)，这种效应称为基体效应(body effect)。

当多个晶体管串接的时候(例如存储器装置内串接的多个位线)，累积起来的基体效应会使晶体管的V_T有相当程度的变化，改变电路特性。因此，消除基体效应对半导体工艺来说相当必要。一般的闪存装置会设计金属接地线用以降低基体效应。不过，已知技术的接地线相较于位线体积较大，不但占用很多空间，邻近接地线的位线也容易受到周遭电路的负载效应(loading effect)或耦合效应(coupling effect)影响而改变电性，而必须设计成空白线路(dummy line)，徒增成本。

发明内容

本发明是有关于一种半导体结构，具有特定的位线与接地线配置，可减少接地线占用面积，并同时维持元件良好的电性。

根据本发明的一方面，提出一种半导体结构，包括多个叠层块以及多个导电线。此些叠层块系平行且接续排列，各叠层块由相对的二个指状垂直栅极结构组成。指状垂直栅极结构包括阶梯状结构及多个位线叠层，阶梯状结构与位线叠层垂直，且相对的二个指状垂直栅极结构的位线叠层交错排列。导电线间隔排列于叠层块之上，且延伸方向与位线叠层垂直。导电线包括多条位线及多条接地线，各叠层块上包括至少一条接地线。

根据本发明的另一方面，提出一种半导体结构，包括衬底、多个存储单元以及多条导电线。存储单元位于衬底上，且以行列方式配置。导电线位于存储单元之上，多条导电线间系彼此平行且间隔相同的间距。导电线是与存储单元电性连接，且包括多条位线及多条接地线。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1A绘示依照本发明一实施例的半导体结构的示意图，图1B绘示图1A的半导体结构的侧面示意图。

图2A至图2D绘示本发明一实施例的半导体结构的制造流程的示意图，图2D绘示本发明一实施例的半导体结构的示意图。

图3绘示本发明一实施例的半导体结构的简化示意图。

【符号说明】

1、4：半导体结构

102B、103B、104B、105B、112A、113A、114A、115A：阶梯状结构

102C：接触区

119：串选择线栅极结构

125-1、...、125-N：字线

126、127：栅极选择线

128：源极线

131：位线叠层

140：源极接触

150：通孔

2：指状垂直栅极结构

200：位线

3：叠层块

300：接地线

ML1：第一金属层

ML2-1、ML2-2：第二金属层

ML3-1、...ML3-11：第三金属层

具体实施方式

以下是参照所附图式详细叙述本发明的实施例。图式中相同的标号是用以标示相同或类似的部分。需注意的是，图式系已简化以利清楚说明实施例的内容，图式上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。