[发明专利]兼有箝位和ESD保护的封装结构

说明书

技术领域

本发明涉及集成电路领域，尤其涉及ESD保护电路和电压箝位的实现方法。

背景技术

随着CMOS IC栅氧厚度和特征尺寸的不断减小，导致了MOS 器件对于高压和大电流承受能力的不断下降, 而静电放电( electro-static discharge , ESD ) 对CMOS IC可靠性的影响更为显著。据统计，30 %以上的芯片失效是由ESD引起的 ,因此ESD保护电路及结构的设计成为IC可靠性设计的重要方面之一。在集成电路芯片的生产、运输、装配过程当中有可能在器件内部结构或外部环境中积累起一定的电荷，在与低阻抗通路接通后会使这些电荷通过芯片的管脚瞬间放电，流入或流出芯片，其峰值电流根据放电模式的不同，可以达到数安培甚至数十安培，足以使芯片内部遭受到绝缘介质击穿、PN结烧损短路、金属连线熔断等损害，这就是集成电路ESD现象的基本过程。同时，静电放电具有能量高和非重复性的特点。

集成电路芯片用于整个电路系统时，由于系统中可能存在的感性负载和开关切换将会产生相应的瞬态电压脉冲尖峰骚扰，如果有多个负载短时间内同步切换或者是单个负载短时间切换动作，则会产生相应的快速瞬变脉冲群。电网电压的波动也会引起连接到芯片的引脚信号发生突变。集成电路芯片外围系统引起的信号变化具有能量低和重复性的特点。

发明内容

本发明提供了一种兼有箝位和ESD保护的封装结构，它不仅能起到电压箝位的作用，对接入到芯片PAD信号中周期性、低能量的脉冲尖峰信号形成电流泄放通路；还能起到ESD保护的作用，对非周期性、高能量的脉冲尖峰信号形成电流泄放通路。节约了芯片的面积，降低了生产成本。

附图说明

图1为ESD保护电路典型TLP特性曲线。

图2为本发明兼有箝位和ESD保护的封装结构。

具体实施方式

图1为ESD保护电路典型TLP特性曲线。当在输入信号上施加一个正向的ESD脉冲后，当电压上升到V₃之前，流过ESD保护电路的电流都很小，ESD保护电路未被触发；当电压上升到V₃后，电压不会再上升，ESD保护电路被开启，我们称V₃为开启电压；随后电压下降，电流增加，达到电压V₁,我们称V₁为维持电压，从（V₃,I₃）到（V₁,I₁）称为骤回区；随后电压上升，电流也急剧上升，到达（V₂,I₂）前的区域称为ESD保护区；在（V₂,I₂）点达到了ESD保护电路的二次击穿电压点，随后ESD保护电压热失效。这种结构对于非周期性，能量高的脉冲信号可以形成很好的泄放电流通路。

集成电路芯片用于整个电路系统时，由于系统中可能存在的感性负载和开关切换将会产生相应的瞬态电压脉冲尖峰骚扰，如果有多个负载短时间内同步切换或者是单个负载短时间切换动作，则会产生相应的快速瞬变脉冲群。电网电压的波动也会引起连接到芯片的引脚信号发生突变。集成电路芯片外围系统引起的信号变化具有能量低和重复性的特点。对于此类脉冲信号，传统的ESD保护电路并不能对它形成泄放通路，一般还需要在芯片内部做一个箝位电路。

图2是本发明兼有箝位和ESD保护的封装结构。本发明的独特之处在于它不仅能起到电压箝位的作用，对信号中周期性、低能量的脉冲尖峰信号形成电流泄放通路；还能起到ESD保护的作用，对非周期性、高能量的脉冲尖峰信号形成电流泄放通路。本发明的新结构可以在较低的电压就开始泄放电流通路，这方便使用低压工艺来实现保护作用。本发明明显的优势是可以用较低成本较低芯片面积的结构来达到既实现了ESD保护的作用，又实现了电压箝位的作用。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。