[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种高密度的半导体结构及其制造方法。

背景技术

存储装置是使用于许多产品之中，例如MP3播放器、数码相机、计算机档案等等的储存元件中。随着存储器制造技术的进步，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，是需要制造高元件密度的存储装置。

设计者开发一种提高存储装置密度的方法是使用三维叠层存储装置，以达到更高的存储容量，同时降低每一比特的成本。因此，发展出低制造成本三维结构集成电路存储器，包括可靠度高、极小的存储元件且改善与邻近具有栅极结构的存储单元的叠层。

发明内容

本发明是有关于一种半导体结构及其制造方法，其制造方法简单且具有更佳的稳定性。

根据本发明的一方面，提出一种半导体结构，包括一第一叠层结构。第一叠层结构包括一第一叠层部、至少一第二叠层部及至少一第三叠层部。第一叠层部沿着一第一方向设置。第二叠层部连接第一叠层部并沿着一第二方向设置，第二方向垂直该第一方向。第三叠层部连接第一叠层部且沿着第一方向与第二叠层部交替排列。第三叠层部在第二方向上的宽度小于第二叠层部在第二方向上的宽度。

根据本发明的另一方面，提出一种半导体结构，包括一第一叠层结构以及一第二叠层结构。第一叠层结构包括一第一叠层部、至少一第二叠层部及至少一第三叠层部。第二叠层部垂直于第一叠层部。第三叠层部垂直于第一叠层部，且与第二叠层部交替排列。第二叠层结构面对第一叠层结构，第二叠层结构包括一第四叠层部、至少一第五叠层部及至少一第六叠层部。第四叠层部平行于第一叠层部。第五叠层部垂直连接于第四叠层部，且对应于第三叠层部。第六叠层部垂直连接于第四叠层部，且对应于第二叠层部。

根据本发明的另一方面，提出一种半导体结构的制造方法，包括以下步骤。交错叠层多个半导体层与绝缘层，半导体层是通过绝缘层互相分开。图案化半导体层与绝缘层，以形成一衬底叠层结构，衬底叠层结构包括至少一第一通孔。在第一通孔中填入导电材料。刻蚀衬底叠层结构，以形成一第一叠层结构与至少一衬底导电条。第一叠层结构包括一第一叠层部、至少一第二叠层部及至少一第三叠层部。第一叠层部沿着一第一方向设置，第二叠层部与第三叠层部垂直于第一叠层部，且在第一方向上交错排列。第三叠层部在一第二方向上的宽度小于第二叠层部在第二方向上的宽度，第二方向垂直该第一方向。形成一介电元件于第一叠层结构上。刻蚀部分衬底导电条，以形成至少一第二通孔与至少一第一导电条，使第一导电条位于第二叠层部的一端。形成多个第二导电条与多个导电岛于第一叠层结构上，其中两个相邻的导电岛彼此可具有一间距，使相邻的两个导电岛彼此不会接触。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1A绘示本发明实施例的半导体结构的部分立体图。

图1B绘示本发明实施例的半导体结构的俯视图。

图1C为图1B的半导体结构沿B-B’线所绘制的剖面图。

图2至图9B绘示本发明的半导体结构的一制造实施例。

【符号说明】

100：半导体结构

1：第一叠层结构

11：第一叠层部

111：第一上表面

112：第二上表面

113：第三上表面

12：第二叠层部

121：第一端

122：第二端

123：第一侧面

124：第二侧面

13：第三叠层部

133：第三侧面

134：第四侧面

2：第二叠层结构

24：第四叠层部

25：第五叠层部

26：第六叠层部

31：第一导电线

32：第二导电线

35：导电岛

351：导电岛的上表面

36：凹部

361：凹部的上表面

40：介电元件

41：半导体条纹

42：绝缘条纹

4：半导体层

6：绝缘层

51：第一通孔

52：第二通孔

61：导电材料

62：衬底导电条

63：有机介电材料

71：图案化掩模层

711：开口

91：衬底叠层结构