[发明专利]具有主从锁存器对的顺序存取存储器和操作方法

说明书

相关申请的交叉引用

本申请涉及受让予本公开的受让人的、2012年12月4日提交的申请号为13/693,808、名为“用于生成具有完全注册（fully-registered）流控制的主从锁存器结构的系统和方法”的美国专利申请，其全部内容通过援引的方式在本文中加以合并。

技术领域

本申请涉及顺序存取存储器，更具体地说，涉及具有主从锁存器对的顺序存取存储器和操作方法。

背景技术

在电子学中，逻辑综合是用电脑处理的过程，电路的操作、设计和组织的描述通过该过程自动转变为包括逻辑门的设计实现。该过程的常见示例涉及使用硬件描述语音（HDL）表达的设计的综合，HDL包括通常在寄存器传输级（RTL）的、描述电路的操作、设计和组织的超高速集成电路HDL（VHDL）和Verilog。通常综合工具采用RTL代码、标准单元库和用户定义约束，并且产生设计的门级的表示。在产生的表示中，尝试尽可能满足用户定义约束。逻辑综合是电子设计自动化（EDA）的一个方面。

逻辑综合系统可以配置为生成具体类型的电路。例如，配置为生成随机存取存储器（RAM）阵列的常规综合系统，基于用户定义描述来生成如图1所示的8深度锁存器阵列（包括8个锁存器）。为了尽可能满足用户定义描述，该常规综合系统编程为，按如图1所示布置，使用注入N行从锁存器的主触发器，其后是N-到-1多路复用器，来生成8深度锁存器阵列。图1所示的8深度锁存器阵列包括可以用于测试阵列的BIST结构（未示出）。

用于确定由逻辑综合系统所生成的电路设计的优缺点的电路设计特性包括，可测试性、电路面积、定时和功率。这些特性可以取决于用于实现设计的部件。诸如生成如图1所示的锁存器阵列的那些综合系统，依赖于为实现目的所使用的主触发器和读出复用器。这样的部件的使用可能有负面的设计结果。例如，使用主触发器和N-到-1读出多路复用器的设计的规模，受主触发器和N-到-1读出多路复用器占用的布局面积数量的限制。此外，这样的设计具有可归因于触发器和N-到-1读出多路复用器的使用的定时限制。因此，由常规逻辑综合系统所生成的锁存器阵列设计的缺点在于，在其实现中使用触发器和读出多路复用器。

发明内容

由一些常规逻辑综合系统生成的锁存器阵列包括，可能占用过多空间的触发器和读出多路复用器。公开了由使用锁存器对(latch pairs)代替触发器的逻辑综合系统所生成的锁存器阵列，其解决了这些缺点。然而，所要求的实施例不限于解决任何或所有前述缺点的实现方案。

在一个实施例中，由逻辑综合系统所生成的锁存器阵列是包括N/2行主从锁存器对的同步顺序锁存器阵列。在一个实施例中，生成主从锁存器对的逻辑综合系统可以基于配置参数设置来从生成先进先出（FIFO）结构的另一个逻辑综合系统调用。在一个实施例中，锁存器阵列提供完全注册流控制。在一个实施例中，所生成的锁存阵列使用锁存器对，而不是由一些常规逻辑综合系统所生成的设计中所用的触发器。与使用触发器的设计相比，从设计中删除触发器节省了面积和延迟。锁存器阵列可以被扫描测试，并且因此不需要测试工具（test harness），这也节省了面积并提高定时。此外，读出多路复用器可以比较小，因为其可以是N/2到1而不是N到1。使用的多路复用器越小，所产生的功耗越低。

在一个实施例中，公开了由用于生成主从锁存器结构的自动化系统所生成的同步顺序存取锁存器阵列。主从锁存器对阵列包括N/2行主从锁存器对、N/2到1多路复用器和控制逻辑。N等于包括在锁存器阵列中的地址或锁存器的数目。

在一个实施例中，公开了操作包括主从锁存器对阵列的顺序存取存储器的方法。方法包括，在时钟周期的下半个周期，如果除了第一行以外的其他行的主从锁存器对是空的或者如果除了第一行以外的其他行的主从锁存器对是满的，则接收数据进入主从锁存器对阵列的第一行中的空的并且打开的主锁存器中，或者如果后续行前面的一行或者多行的主锁存器和从锁存器是满的，则接收数据进入主从锁存器对阵列的后续行的空的并且打开的主锁存器中。此外，方法包括，在继数据由主从锁存器对阵列的行中的主锁存器接收的时钟周期之后的周期的上半个周期，接收数据进入主从锁存器对阵列的行的从锁存器中，以及提供对接收进入主从锁存器对阵列的行的从锁存器中的数据的访问。