[发明专利]金属氧化物半导体(MOS)晶体管及其制作方法

说明书

本发明揭示一种金属氧化物半导体晶体管MOS及其制作方法，其中相对于栅极电极的宽度增加有效沟道长度。在结构的表面处形成上覆于虚拟栅极电介质材料上的虚拟栅极电极，所述结构具有自对准的源极/漏极区域及在虚拟栅极结构的侧壁上的电介质间隔件。所述虚拟栅极电介质下伏于所述侧壁间隔件下。在包含从所述间隔件下方移除所述虚拟栅极电极及所述下伏虚拟栅极电介质材料之后，执行硅蚀刻以在下伏衬底中形成凹部。相对于所述凹部的底部的蚀刻，此蚀刻由于晶体定向而在底切侧上为自限制的。接着，将所述栅极电介质及栅极电极材料沉积到其余空隙中，举例来说以形成高k金属栅极MOS晶体管。

相关申请案的交叉参考

不适用。

关于联邦资助的研究或开发的声明

不适用。

技术领域

本发明在集成电路及其制造领域中。本发明的实施例更明确地说涉及具有极窄栅极电极的金属氧化物半导体场效应晶体管(MOSFET)。

背景技术

许多现代电子装置及系统现在包含用于控制及管理宽广范围的功能及有用应用的实质计算能力。此项技术中基础的是，实现晶体管及其它固态装置的结构的物理特征大小的大小的减小实现每单位“芯片”面积较多电路功能的较大集成，或相比来说，给定电路功能的芯片面积的减小的消耗。给定成本的集成电路的能力已由于此小型化趋势而大大增加。

近年来半导体技术中的进步已使得最小装置特征大小(例如，金属氧化物半导体(MOS)晶体管的界定晶体管沟道长度的栅极电极的宽度)能够缩小为极亚微米范围。现有技术水平晶体管沟道长度现在接近亚20纳米范围，其为与源极及漏极耗尽区宽度相同的数量级。然而，在这些极小沟道长度下，已观察到MOS晶体管的电特性中的特定不合意的效应。这些不合意的效应在此项技术中称为“短沟道效应”或“SCE”。

这些短沟道效应中的一者在此项技术中称为“弹道运输行为”或表面散射，其将载子迁移率减小到足以在晶体管的电性质中观察到的程度。已观察到，大约20nm或小于20nm的栅极宽度(即，有效沟道长度)易经受此短沟道效应。

另一短沟道效应称为漏极诱发的势垒降低，其指具有极短沟道长度的晶体管中的沟道区域中的载子的电位势垒的减小。此势垒降低允许电子甚至在栅极到源极电压低于阈值电压的情况下在V_ds偏置下从源极行进到漏极。在数字电路中，特别是在对电力消耗敏感的应用(例如移动装置、可植入医疗装置及其它电池供电的系统)中，此亚阈值泄漏通常为不合意的。

另一不合意的亚阈值效应称为逆窄宽度效应(“INWE”)，其中阈值电压随较窄沟道宽度变低。已观察到，此效应集中于晶体管沟道的边缘处，尤其在下伏于栅极电极下的有源场边缘处。由于INWE造成的泄漏通常展现跨过特别是在其中沟道边缘未得到很好控制的装置中的晶体管群体的相对大的变化。此大的变化在依赖于装置特性的良好匹配的那些模拟电路中尤其有问题。

其它短沟道效应包含：速度饱和，其减小跨导；碰撞电离，其可致使源极到衬底泄漏；及“热”电子的产生及陷获，其通过随时间增加其阈值电压而使晶体管性能降级。

通过其它背景的方式，将MOS晶体管特征大小比例缩小成深亚微米领域迫使将MOS栅极电介质层(如果使用常规栅极电介质层(例如，二氧化硅))薄化到从栅极电流泄漏、制造合格率及可靠性的立场可有问题的程度。响应于常规栅极电介质材料的此限制，所谓的“高k”栅极电介质(例如氧化铪(HfO₂))已变得流行。这些电介质具有比二氧化硅及氮化硅高的电介质常数，从而准许那些膜比对应二氧化硅膜在物理上厚，同时保持适合于供在高性能MOS晶体管中使用。尤其与这些高k栅极电介质组合的金属及金属化合物(例如钛氮化物、钽硅氮化物、钽碳化物等等)的栅极电极现在也在现代MOS技术中流行。这些金属栅极电极消除特别是在需要这些技术的极小特征大小处显而易见的不合意的多晶硅耗尽效应。