[发明专利]微处理器以及相关的操作方法

说明书

本申请为申请日为2011年5月25日、申请号为201110136447.8的发明名称为“微处理器以及相关的操作方法、以及加密、解密方法”的申请案的分案申请。

技术领域

本发明涉及微处理器(microprocessor)领域，特别是涉及用于增加微处理器所执行的程序的安全性。

背景技术

很多软件程序在面临破坏计算机系统安全的攻击时，通常是脆弱不堪的。例如，黑客可藉由攻击一运行中程序的缓冲溢位区漏洞(buffer overflow vulnerability)植入不当程序码、并转移主控权给该不当程序码。如此一来，所植入的程序码将主导被攻击的程序。一种防范软件程序遭攻击的方案为指令集随机化(instruction set randomization)。概略解释之，指令集随机化技术会先将程序加密(encrypt)为某些形式，再于处理器将该程序自存储器提取后，于该处理器内解密(decrypt)该程序。如此一来，黑客便不易植入恶意指令，因为所植入的指令必须被适当地加密(例如，使用与所攻击程序相同的加密密钥或演算法)方会被正确地执行。例如，参阅文件「Counter Code-Injection Attacks with Instruction-Set Randomization,by Gaurav S.Kc,Angelos D.Keromytis,and Vassilis Prevelakis,CCS’03,October27-30,2003,Washington,DC,USA,ACM1-58113-738-9/03/0010」，其中叙述Bochs-x86Pentium模拟器(emulator)的改良版本。相关技术的缺点已被广泛讨论。例如，参阅数据「Where’s the FEEB?The Effectiveness of Instruction Set Randomization,by Ana Nora Sovarel,David Evans,and Nathanael Paul,http://www.cs.virginia.edu/feeb」。

发明内容

本发明一种实施方式揭示一微处理器。该微处理器包括一指令高速缓冲存储器、一指令解码单元、以及一提取单元。该提取单元用于：(a)自该指令高速缓冲存储器提取一区块的指令数据；(b)以一数据实体对该区块执行一布林异运算，以产生纯文字指令数据；以及(c)将上述纯文字指令数据提供给该指令解码单元。在一第一状况下，该区块包括加密指令数据、且该数据实体为解密密钥。在一第二状况下，该区块包括非加密指令数据、且该数据实体为多个位的二进位零值。无论该区块的指令数据为加密或非加密，实行上述内容(a)、(b)以及(c)所需要的时间在该第一状况下以及该第二状况下是相同的。

本发明另外一种实施方式揭示一方法，用以操作具有一指令高速缓冲存储器的一微处理器。该方法包括：(a)自该指令高速缓冲存储器提取一区块的指令数据；(b)以一数据实体对该区块进行一布林异运算，以产生纯文字指令数据；以及(c)供应上述纯文字指令数据给一指令解码单元。在一第一状况下，该区块包括加密指令数据、且该数据实体为解密密钥。在一第二状况下，该区块包括非加密指令数据、且该数据实体为多个位的二进位零值。无论该区块的指令数据为加密或非加密，实行上述内容(a)、(b)以及(c)所需要的时间在该第一状况下以及该第二状况下是相同的。

本发明一种实施方式提供一微处理器。该微处理器包括一指令高速缓冲存储器以及一提取单元。该提取单元会自该指令高速缓冲存储器一序列多个提取地址提取一加密程序一序列多个区块的加密指令。在提取该序列各个区块时，提取单元更以多个密钥数值以及所提取该区块的提取地址的部份内容为一函数，生成解密密钥。针对提取出的该序列各个区块，提取单元还采用对应的解密密钥解密其中加密指令。该微处理器还包括一密钥切换指令，在该提取单元自该指令高速缓冲存储器提取该序列上述多个区块时，指示该微处理器更新该提取单元内的这些密钥数值。

本发明另外一种实施方式揭示一种方法，操作具有一指令高速缓冲存储器的一微处理器。该方法包括自该指令高速缓冲存储器提取一程序多个第一加密指令，且将之以一第一解密密钥解密为多个第一非加密指令。该方法还包括将该第一解密密钥以一第二解密密钥取代，回应这些第一非加密指令中的一密钥切换指令。该方法还包括自该指令高速缓冲存储器提取该程序的多个第二加密指令，且将之以该第二解密密钥解密为多个第二非加密指令。