[发明专利]一种基于FPGA实现的高速A/D采样数据实时存储方法

说明书

技术领域

本发明属于数据采集设计技术领域，尤其涉及的是一种基于FPGA实现的高速A/D采样数据实时存储方法。

背景技术

随着大规模集成电路芯片制造工艺的进步，数字采样系统中A/D转换器采样率随着应用的需求也越来越高，目前采样率在1GSPS及以上的高速A/D应用成为高采样系统采用的方式，由于采样速率高，所以采样设计、存储设计等实施难度也大，应用并不多。

在采样系统中，采样率在1GSPS以下的采样系统的存储设计相对来说要好做一些，比如一个200MSPS采样率16位分辨率的采样系统，其数据处理速率为200M*16=3.2Gbit/s，如采用一个16位宽的SRAM存储器，只要SRAM存储速率达到3.2G/16=200MHz即可将200MSPS采样率A/D转换器所产生的数据不丢失的进行存储。如采用一个32位宽的SRAM存储器，只需SRAM存储速率达到3.2G/32=100MHz即可将200MSPS采样率A/D转换器所产生的数据不丢失的进行存储。且由于采样率相对较低，采样设计、存储设计、FPGA时序设计条件均没有高频系统要求严格。采样部分和存储部分在速率及数据量匹配方面均可有一个可选择的范围能够很好的协调采样与存储处理。

但在采样率1GSPS及以上的高速A/D应用中，虽然高速A/D采样器可以达到2GHz速率，但信号处理芯片FPGA和数据存储芯片SRAM操作速率并不能达到如此高水平，一般FPGA处理速率可达400～600MHz，SRAM处理速率可达150～250MHz，如果FPGA、SRAM选用速率更高一点的，器件采购成本随之以倍数增加，使得整个采集系统成本大幅增加。

因此，现有技术存在缺陷，需要改进。

发明内容

本发明所要解决的技术问题是针对现有技术的不足，提供一种基于FPGA实现的高速A/D采样数据实时存储方法。

本发明的技术方案如下：

一种基于FPGA实现的高速A/D采样数据实时存储方法，其中，包括以下步骤：

步骤1：在A/D处理时钟的上升沿获取数据，将获取的4路12对A/D输入差分信号通过FPGA的差分信号输入缓冲器转换为单端信号后，组成4组12位数据字段的A/D输入数据值，所述4组分别设置为A、B、C、D，进入步骤2；

步骤2：；判断当前输入的A、B、C、D是缓冲降速组合中的第几次输入；若为第1次输入则进入步骤3；若为第2次输入则进入步骤4；若为第3次输入则进入步骤5；

步骤3：将A、B写入第一片SRAM临时缓冲的低24位，将C、D写入第二片SRAM临时缓冲的低24位，将数据输入缓冲计数值增加1，返回步骤1；

步骤4：将A、B写入第一片SRAM临时缓冲的高24位，将C、D写入第二片SRAM临时缓冲的高24位，将数据输入缓冲计数值增加1，返回步骤1；

步骤5：将第一片SRAM临时缓冲数据写入第一片SRAM数据缓冲的低48位，将新获得的A、B数据写入第一片SRAM数据缓冲的高24位；将第二片SRAM临时缓冲数据写入第二片SRAM数据缓冲的低48位，将新获得的C、D数据写入第二片SRAM数据缓冲的高24位；进入步骤6；数据输入缓冲计数值赋值为1，返回步骤1；

步骤6：在第一片SRAM及第二片SRAM处理时钟的下降沿将第一片SRAM数据缓冲中的72位数据放入第一片SRAM数据总线上，将第二片SRAM数据缓冲中的72位数据放入第二片SRAM数据总线上，进入步骤7；

步骤7：在第一片SRAM及第二片SRAM处理时钟的上升沿将第一片SRAM、第二片SRAM总线上的数据写入到第一片SRAM和第二片SRAM中，返回步骤6。

所述的存储方法，其中，所述步骤1中，所述差分信号输入数据的速率为500MHz。

所述的存储方法，其中，所述步骤1中，所述A/D转换器为2个双A/D内核转换器。

所述的存储方法，其中，所述步骤1中，所述A、B、C、D是在采样率2GSPS工作时交替双沿进行采样获得，并且设置A路数据在时间上先于B路数据，B路数据在时间上先于C路数据，C路数据在时间上先于D路数据。