[发明专利]包括半导体二极管的晶体管单元阵列

说明书

技术领域

本申请涉及一种包括半导体二极管的晶体管单元阵列。

背景技术

通过减小面比导通电阻R_on × A来驱动新一代场效应晶体管（FET）的发展。因为考虑到可靠性要求，定义明确的击穿特性和高雪崩强度也是所需的，所以需要晶体管单元布局关于击穿特性的优化。作为示例，在密集沟槽晶体管中，窄台面区域导致在沟槽底面周围区域中的电击穿。当关于面比导通电阻和定义明确的雪崩击穿特性来优化密集沟槽晶体管时，必须满足多个装置布局参数之间的折中。

存在对具有在面比导通电阻和雪崩强度之间改进的折中的半导体装置的需要。

发明内容

根据实施例，一种半导体装置包括密集沟槽晶体管单元阵列。密集沟槽晶体管单元阵列包括在半导体本体中的多个晶体管单元。多个晶体管中的每个的晶体管台面区域的宽度W₃和多个晶体管单元中的每个的第一沟槽的宽度W₁满足下面的关系：w₃ < 1.5 × w₁。半导体装置进一步包括半导体二极管。半导体二极管中的至少一个被布置在多个晶体管单元的第一和第二部分之间并且包括邻接第二沟槽的相对壁的二极管台面区域。第一沟槽的深度d₁和第二沟槽的深度d₂相差至少20%。

根据半导体装置的另一实施例，该半导体装置包括密集沟槽晶体管单元阵列。密集沟槽晶体管单元阵列包括在半导体本体中的多个晶体管单元。多个晶体管单元中的每个的晶体管台面区域的宽度w₃和多个晶体管单元中的每个的第一沟槽的宽度w₁满足下面的关系：w₃ < 1.5 × w₁。半导体装置进一步包括半导体二极管。半导体二极管中的至少一个被布置在多个晶体管单元的第一和第二部分之间并且包括邻接第二沟槽的相对壁的二极管台面区域。晶体管台面区域的宽度w₃和二极管台面区域的宽度w₂相差至少20%。

根据半导体装置的又一实施例，半导体装置包括密集沟槽晶体管单元阵列。密集沟槽晶体管单元阵列包括在半导体本体中的多个晶体管单元。多个晶体管单元中的每个的晶体管台面区域的宽度w₃和多个晶体管单元中的每个的第一沟槽的宽度w₁满足下面的关系：w₃ < 1.5 × w₁。半导体装置进一步包括半导体二极管。半导体二极管中的至少一个被布置在多个晶体管单元的第一和第二部分之间并且包括邻接第二沟槽的相对壁的二极管台面区域。第一沟槽包括n₁个电极，其中n₁ ≥ 1，并且第二沟槽中的每个包括n₂个电极，其中n₂ ≤ n₁-1。

本领域技术人员在阅读下面详细的描述时，并且在浏览附图时将认识到另外的特征和优点。

附图说明

附图被包括用以提供对本发明的进一步的理解并且被并入和构成该说明书的一部分。这些图示出本发明的实施例并且与描述一起用来解释本发明的原理。将容易领会本发明的其它实施例和本发明的多个预期的优点，因为参考以下详细描述它们将变得更好理解。这些图的元件不一定相对于彼此按比例。相似的参考数字表示相应的相似部分。各种所示实施例的特征可以被组合，除非它们互相排斥。

实施例在图中被描绘并且在接下来的描述中被详述。

图1示出包括密集沟槽晶体管单元阵列和邻接沟槽的相对壁的半导体二极管的半导体装置的一个实施例的示意截面图，所述沟槽具有小于在密集沟槽晶体管单元阵列中的栅极沟槽的深度d₁的深度d₂。

图2示出与图1相似的半导体装置的一个实施例的示意截面图，该半导体装置进一步包括比二极管台面区域的宽度w₂更小的晶体管台面区域的宽度w₃。

图3示出与图1相似的半导体装置的一个实施例的示意截面图，该半导体装置进一步包括在密集晶体管单元阵列的栅极沟槽中的场电极，其不存在于邻接半导体二极管的沟槽中。

图4示出与图1相似的半导体装置的一个实施例的示意截面图，该半导体装置进一步包括在半导体二极管中的掩埋掺杂区。